互连延迟

作品数：18被引量：22H指数：2
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前进中的晶圆级3D集成
《集成电路应用》2007年第3期66-68,共3页Philip Garrou 
3D集成能够在减小芯片尺寸的同时缓解互连延迟问题。根据IC设计是否针对3D互连,本文介绍了三种不同的选择方案。
关键词：3D 集成 晶圆 互连延迟 芯片尺寸 IC设计 
集成电路互连延迟问题的研究及对策
《微计算机信息》2006年第11Z期209-211,共3页傅毅 须文波 
随着深亚微米集成电路的发展,互连延迟现象对信号完整性、功耗等的影响正在增加。本文讨论了影响互连线延迟的因素,并讨论了从降低信号摆幅、改变开关阈值方面解决延迟、功耗等问题。
关键词：互连线 延迟 功耗 信号摆幅 
互连延迟的分析方法
《中国集成电路》2003年第53期54-58,共5页郑赟 候劲松 刘昆 黄道君 
随着工艺技术到达深亚微米领域,互连线的延迟影响越来越大,已经超过门延迟,成为电路延迟的主要部分。因此,互连线的延迟已成为集成电路设计中必须解决的问题。目前人们已展开了全面、深入地研究,提出了许多方法。本文将介绍各类互连延...
关键词：互连延迟 电路延迟 集成电路设计 降阶方法 延迟评估 
系统级封装技术方兴未艾被引量：2
《中国集成电路》2003年第51期79-82,共4页郑学仁 李斌 姚若河 陈国辉 刘百勇 
本文论述系统级封装SiP与系统级芯片SoC的比较优势,重点介绍叠片式封装和晶圆级封装技术如何有效提高封装密度并解决了传统封装面临的带宽、互连延迟、功耗和总线性能等方面的难题。
关键词：系统级封装技术 SIP 磷化硅 统级芯片SoC 比较优势 互连延迟 总线性能 叠片式封装 晶圆级封装 
按比例缩小技术在微纳米中的挑战和对策
《固体电子学研究与进展》2003年第4期464-469,共6页马群刚 李跃进 杨银堂 
按比例缩小技术是驱动集成电路发展的一项关键技术 ,在进入微纳米后出现了一系列的挑战。文中分析了按比例缩小在光刻技术、器件的亚阈特性、互连延迟以及功耗等方面面临的一些问题 ,同时从工艺、器件、电路。
关键词：集成电路 比例缩小 光刻技术 互连延迟 亚阈特性 功耗 平台集成 
基于Boole过程的考虑互连延迟的逻辑电路波形模拟中的关键问题被引量：1
《计算机工程与应用》2003年第6期13-15,40,共4页冯刚 马光胜 杜振军 
国家自然科学基金项目资助(编号:69973014)
论文运用Boole过程论中对逻辑电路进行描述和计算的基本思想,较好地解决了逻辑电路波形模拟中的冒险检测与消除、反馈环路处理、伪路径识别和惯性延迟冲突等关键问题。在此基础上,面向详细布线提出RC延迟与动态加载串扰相结合的互连线...
关键词：Boole过程 互连延迟 波形模拟 惯性延迟 耦合电容 逻辑电路 超深亚微米工艺 
面向互连的综合策略被引量：1
《计算机工程与应用》2002年第20期27-29,共3页马光胜 杜振军 
国家自然科学基金项目资助(编号:69973014)
VDSM(超深亚微米)设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题,尚未有成熟的方法。文章提出了一种面向互连延迟的综合策略...
关键词：综合策略 超深亚微米 Boole过程论 互连延迟 模拟电路 设计 
面向互连的综合策略
《贵州工业大学学报（自然科学版）》2002年第4期8-11,共4页马光胜 杜振军 
国家自然科学基金资助项目 (69973 0 14 )
VDSM (超深亚微米 )设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题 ,尚未有成熟的方法。提出一种面向互连延迟的综合策略 ,...
关键词：综合策略 超深亚微米 Boole过程论 互连延迟 VDSM 设计 门电路 电路延迟 线网规划 布局规划 
膜混合集成电路、MOS集成电路
《电子科技文摘》2001年第11期25-26,共2页
Y2001-62725-403 0118486互连延迟对芯片感应的灵敏性=Sensitivity of inter-connect dalay to on-chip inductance[会,英]/Ismail,Y.I.&Friedman,E.G.//2000 IEEE International Sym-posium on Circuits and Systems,Vol.3.—403～406(...
关键词：混合集成电路 主要问题 感应 互连延迟 电路设计 传播延迟 上升时间 相对误差 芯片 中误差 
低k介质对CMOS芯片动态功耗的影响被引量：5
《自然科学进展（国家重点实验室通讯）》2001年第3期317-321,共5页王鹏飞 丁士进 张卫 王季陶 李伟 
国家自然科学基金(批准号:69776026)
利用CMOS电路动态功耗模型,对采用不同介电常数绝缘介质的CMOS集成电路进行模拟,研究了不同特征尺寸集成电路中低介电常数绝缘介质薄膜对电路动态功耗的影响。发现集成电路特征尺寸越小,电路功耗-延迟积与金属互连长度的线性关系越好。...
关键词：低介电常数绝缘介质 互连延迟 动态功耗 CMOS芯片 集成电路 对管例相器单元电路 
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