一种硬感知器的结构设计与EPGA实现  

Structural Design of a Hard-wired Sense Part and Its Realization with FPGA

作　　者：谢云[1] 章云[1] 刘冰茹[1] 易波[1] 

机构地区：[1]广东工业大学自动化学院,广东广州510090

出　　处：《广东工业大学学报》2003年第3期46-49,53,共5页Journal of Guangdong University of Technology

摘　　要：分析了单个神经元神经网络(即感知器)的结构特征;介绍了自顶向下的FPGA的设计方法,并在QUARTUS^(TM)Ⅱ软件平台上实现了单个神经元的硬件神经网络。The paper analyzes the structure features of single neural network(viz. sense part), puts forward a design method of Top-Down with FPGA, and implements a hard-wired sense part on the flat roof of QUAR- TUS^(TM) Ⅱ.

关 键 词：神经网络 感知器 FPGA VHDL 自顶向下 

分 类 号：TN91[电子电信—通信与信息系统] TN402[电子电信—信息与通信工程]