国家高技术研究发展计划(2004AA1Z1020)

作品数：6被引量：14H指数：2
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相关期刊：《计算机应用研究》《电路与系统学报》《浙江大学学报（工学版）》更多>>
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基于预测缓存的低功耗TLB快速访问机制被引量：2
《计算机应用研究》2011年第8期2964-2966,2996,共4页武淑丽 孟建熠 王荣华 严晓浪 葛海通 
国家"863"高科技研究发展计划资助项目(2004AA1Z1020)
基于存储器访问局部性原理,提出了一种基于预测缓存的低功耗转换旁置缓冲器(TLB)快速访问机制。该机制采用单端口静态随机存储器(SRAM)代替传统的内容寻址存储器(CAM)结构,通过匹配搜索实现全相连TLB的快速访问,在两级TLB之间设计可配...
关键词：内存管理单元 两级转换旁置缓冲器 内容寻址存储器 静态随机存储器 预测缓存 快速访问 低功耗 
一种面向微处理器验证的分层随机激励方法被引量：7
《计算机应用研究》2010年第4期1284-1288,共5页张欣 黄凯 孟建熠 殷燎 严晓浪 葛海通 
国家"863"高技术研究发展计划资助项目(2004AA1Z1020)
针对日趋复杂的微处理器功能验证,提出一种基于分层思想的受限随机激励产生方法,通过测试层、场景层、功能层和指令层的多层约束,实现随机激励在不同粒度范围的高度可控性,精炼测试空间,加快验证的收敛速度。采用可配置的功能库,将处理...
关键词：分层 随机 激励 微处理器 功能 验证 约束 
一种嵌入式处理器Cache的可在线配置和低功耗设计
《电路与系统学报》2009年第5期37-41,共5页刘坤杰 孟建熠 严晓浪 葛海通 
国家"863"高科技研究发展计划资助项目(2004AA1Z1020)
本文提出了一种基于"组拼合"技术的嵌入式片上高速缓存(Cache)在线可配置结构。在线可配置Cache可以针对不同的应用,配置Cache的组关联等参数,从而在保持应用性能基本不变的前提下,有效降低Cache的动态功耗。其中水平组拼合方式与Gated-...
关键词：嵌入式处理器 片上缓存 可配置设计:低功耗 
一种嵌入式处理器IP的硬核建模技术及实现被引量：1
《电路与系统学报》2009年第3期77-81,共5页何仙娥 严晓浪 葛海通 
国家863计划资助项目(2004AA1Z1020)
本文介绍了嵌入式处理器IP硬核的整套建模技术,并成功应用于一款32位高性能嵌入式处理器。生成的模型能准确描述IP硬核特性,符合业界工具标准输入格式并更易于使用,而且模型以加密或接口模型的方式很好地保护了IP核的知识产权。已有两...
关键词：系统芯片 IP硬核 建模技术 
一种基于JTAG协议的嵌入式调试接口设计方法被引量：1
《江南大学学报（自然科学版）》2007年第5期523-527,共5页游海量 葛海通 严晓浪 
国家863计划项目(2004AA1Z1020)
提出了一种新的嵌入式调试接口设计方法,设计者可以重用JTAG标准的串行接口进行监视,跟踪并分析在嵌入式微处理器上运行的程序.通过采用调试接口电路的流水线映像寄存器组和特殊数据通路,可以避免在CPU关键路径上插入扫描链实现"非侵入...
关键词：嵌入式调试接口 中央处理器 扫描链 映像寄存器 IEEE1149.1协议(JTAG) 
面向嵌入式应用的内存管理单元设计被引量：4
《浙江大学学报（工学版）》2007年第7期1078-1082,1087,共6页刘坤杰 游海亮 严晓浪 葛海通 
国家"863"高技术研究发展计划资助项目(2004AA1Z1020)
提出了一种面向嵌入式应用的内存管理单元(MMU)的全综合设计结构,其地址转译缓存(TLB)采用多级结构,包括第一级分离的组相联微指令μITLB和微数据μDTLB及第二级统一的全相联JTLB.第一级μITLB和μDTLB表项少且组相联,查询速度快;第二级...
关键词：内存管理单元 转译缓存 片上系统 
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