扫描链

作品数：109被引量：132H指数：5
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X-Debugger:基于FPGA的扫描调试器设计及实现
《高技术通讯》2024年第8期824-831,共8页李小波 唐志敏 
国家自然科学基金(61732018,61872335,61802367)资助项目。
针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入...
关键词：硅后调试 现场可编程门阵列(FPGA) 扫描链 寄存器回读 状态重建 
Conformal ECO寄存器新增的扫描链自动化接入方案
《电子技术应用》2024年第8期17-20,共4页曾子豪 
随着芯片规模的增加,ECO的需求和大小也随之增加,其中当新增寄存器数量达到百位量级时,人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具,在综合考量逻辑正确性和中后端物理实现可行性的基础上,采用归一思路下的...
关键词：Conformal ECO 扫描链 新增寄存器 自动化 
面向自主芯片频率扫描实速测试的扫描链分析被引量：1
《电子测量与仪器学报》2024年第3期122-132,共11页张锦 刘政辉 扈啸 胡春媚 
全军共用信息系统装备预研项目(31511010402);国防科技重点实验室基金(2021-KJWPDL-17)项目资助。
随着芯片工艺的不断升级,芯片设计的频率不断提高,时延故障是引起高速芯片失效的重要因素。在硅后验证阶段,由于缺乏一种对芯片全局路径延时测量的手段,传统构建延时测量电路的方式仅能得到特定关键路径的延时变化情况,在芯片失效时无...
关键词：实速测试 扫描链 芯片测试 测试向量 路径延时 
基于ZYNQ的通用集成电路测试系统设计
《集成电路应用》2023年第7期28-30,共3页魏江杰 张竣昊 孙碧垚 
阐述基于ZYNQ的通用集成电路测试系统设计,可以根据集成电路的实际需求,满足集成电路在扫描链功能测试、通用接口通信功能测试的双重需求,可以实现对多种通用芯片的关键参数进行测试。在测试阶段,降低了测试成本,系统有比较好的复用性。
关键词：集成电路测试 ZYNQ 扫描链 复用性 
基于路径敏化的多熵源软PUF
《西安电子科技大学学报》2022年第6期58-66,共9页汪鹏君 陈佳 张跃军 庄友谊 李乐薇 倪力 
国家自然科学基金(62174121,62234008,61871244);温州市基础性科研项目(G20210023);浙江省新苗人才计划(2021R405078)。
物理不可克隆函数作为一种芯片指纹,已经在信息安全领域获得了广泛应用。但是,目前主流物理不可克隆函数需要设计独特的硬件结构以获取特征信息,在极端开销受限系统方面的应用面临着巨大的挑战。故以路径敏化为研究对象,结合器件延迟偏...
关键词：软物理不可克隆函数 路径敏化 多熵源 低硬件开销 扫描链 
基于线性生成图编码SoC测试向量方法
《景德镇学院学报》2022年第3期32-36,共5页黄贵林 张正金 江家宝 吴其林 王洪海 
安徽省高校自然科学研究项目(KJ2021A1030);巢湖学院学科建设质量提升工程立项建设项目(kj21gczx03)。
为解决芯片集成度提高带来的自动测试设备(ATE)存储容量和带宽之间的矛盾,提出一种利用循环扫描链的测试数据压缩解压算法。移动循环扫描链中的测试向量,前后测试向量之间因此产生间接相容的关系,编码间接相容测试向量,实现测试数据压...
关键词：循环扫描链 测试向量 编码 
多电压与扫描链技术在芯片设计中的应用研究被引量：2
《电气技术》2020年第6期35-38,共4页向韬鑫 王仁平 刘东明 陈荣林 
本文针对芯片中功耗高、测试成本较高的问题进行分析与研究,以一款乘加器为例,该乘加器可以切换在乘、加、乘加3种工作状态。在芯片设计过程中,利用统一标准格式技术实现多电压设计达到低功耗的效果,利用扫描链技术,完成可测试性设计,...
关键词：低功耗 扫描链 多电压 物理设计 统一标准格式 
TSVs串扰故障分组测试和诊断策略被引量：2
《微电子学与计算机》2020年第2期30-36,共7页王秀云 刘军 任福继 
国家自然科学基金(61432004,61306049,61474035)。
TSVs串扰故障的测试和诊断对提高集成电路成品率有重要影响。为了减少TSVs测试和诊断时间,并且减少测试电路的面积开销,提出在信号接收端重用扫描单元的测试架构对TSVs串扰故障进行分组测试和诊断的新方案.该方案首先使用提出的TSVs分...
关键词：TSVs 串扰 集成电路 成品率 扫描链 
基于EDT结构的可测性扫描链压缩研究
《移动信息》2019年第11期63-66,共4页钱心平 
本文介绍了大规集成电路模片上系统(SoC)可测性扫描链压缩方法。利用EDT(Embedded Deteminsitc Testing)扫描链压缩逻辑,通过压缩扫描链设计的对比试验,分析与研究压缩扫描链压缩比率、芯片测试覆盖率、以及芯片外围测试管脚的需求数量...
关键词：EDT SOC 扫描链压缩 测试覆盖率 
基于多扫描链的测试集二维矩阵合并方法
《赤峰学院学报（自然科学版）》2017年第19期41-43,共3页黄贵林 吴其林 
巢湖学院校级科研资助项目(NO:XLY-201409)
随着集成电路设计制造水平的提升,电路的集成度也在不断提高,电路测试所需数据量也在不断增长,为解决自动测试设备(ATE)存在的一些新的挑战,提出了基于多扫描链的测试集二维矩阵合并方法,复用片上网络(NoC)架构,广播目标测试集,提高了...
关键词：测试数据 矩阵 合并 
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