云南高校图书馆联盟文献共享服务平台- VERILOG_HDL语言

VERILOG_HDL语言: 作品数：30被引量：59H指数：4; 导出分析报告; 相关领域：电子电信更多>>; 相关作者：马建国彭保段帅君李汉宇范婷婷更多>>; 相关机构：吉林大学西南科技大学西安电子科技大学湖南大学更多>>; 相关期刊：《广播与电视技术》《电脑编程技巧与维护》《应用技术学报》《机电信息》更多>>; 相关基金：国家自然科学基金国家高技术研究发展计划中国博士后科学基金湖南省教育厅优秀青年基金更多>>

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Verilog HDL语言中always敏感信号对比分析被引量：2: 《现代电子技术》2015年第15期32-34,38,共4页张稳稳; 陕西省教育厅专项科研基金(2013JK0626);西安邮电大学青年教师科研基金资助项目(101-1215;101-0473); 为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿...; 关键词：VERILOG HDL always语句敏感信号时钟边沿信号时钟电平信号

基于Verilog HDL语言的CAN总线控制器设计及验证被引量：6: 《现代电子技术》2012年第10期43-46,共4页许莉娅段帅君李传南; 在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真...; 关键词：CAN总线控制器 FPGA VERILOG HDL

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