ADPLL

作品数：22被引量：56H指数：4
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一种面向SDH应用的低抖动全数字锁相环
《微电子学》2024年第4期570-576,共7页赵雅欣 秦浩翔 刘川萍 何进 
为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型...
关键词：全数字锁相环(ADPLL) 滤波式鉴相器 低抖动 FPGA SDH设备时钟 
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