云南高校图书馆联盟文献共享服务平台- ADPLL

ADPLL: 作品数：22被引量：56H指数：4; 导出分析报告; 相关领域：电子电信更多>>; 相关作者：熊学海付志红唐石平李肃刚杨志家更多>>; 相关机构：恩智浦有限公司重庆大学清华大学西北政法大学更多>>; 相关期刊：《电子器件》《电子设计工程》《现代传输》《微电子学》更多>>; 相关基金：国家自然科学基金国家重点基础研究发展计划中国科学院知识创新工程重要方向项目重庆市科技攻关计划更多>>

一种面向SDH应用的低抖动全数字锁相环: 《微电子学》2024年第4期570-576,共7页赵雅欣秦浩翔刘川萍何进; 为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型...; 关键词：全数字锁相环(ADPLL) 滤波式鉴相器低抖动 FPGA SDH设备时钟

具有快速锁定时间的ADPLL电路设计被引量：1: 《微电子学与计算机》2023年第4期95-100,共6页王巍张涛洪刘斌政赵汝法袁军; 重庆市科技局科技重大专项(cstc2018jszx-cyztzx0211,cstc2018jszx-cyztzxX0054);重庆市教委项目(KJQN201800628)。; 快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,...; 关键词：时间数字转换器快速锁定全数字锁相环

一种电力专用SOC的低功耗小面积ADPLL设计: 《半导体技术》2021年第4期269-273,309,共6页陶伟汤文凯蒋小文张培勇黄凯; 国家重点研发计划资助项目(2020YFB0906000,2020YFB0906001)。; 智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设...; 关键词：全数字锁相环(ADPLL) 数控振荡器(DCO) 小面积周期抖动功耗

A 0.45-to-1.8 GHz synthesized injection-locked bang-bang phase locked loop with fine frequency tuning circuits被引量：1: 《Science China(Information Sciences)》2019年第6期106-121,共16页Jincheng YANG Zhao ZHANG Nan QI Liyuan LIU Jian LIU Nanjian WU; supported by National Nature Science Foundation of China (Grant Nos. 61331003, 61474108, 61234003);National Key Technology Research and Development Program of the Ministry of Science and Technology of China (Grant No. 2016ZX03001002); This paper proposes a synthesized injection-locked bang-bang phased-locked loop(SILBBPLL)with high digital controlled oscillator(DCO) frequency resolution. The SILBBPLL is expressed with hardware description language ...; 关键词：SYNTHESIZED ALL-DIGITAL phased-locked loops(ADPLL) bang-bang phased-locked loop(BBPLL) automatically placed & routed(APR) output feedback DAC(OFDAC) INJECTION-LOCKED

A fast-locking bang-bang phase-locked loop with adaptive loop gain controller被引量：1: 《Journal of Semiconductors》2018年第12期166-172,共7页Jincheng Yang Zhao Zhang Nan Qi Liyuan Liu Jian Liu Nanjian Wu; Project supported by the National Nature Science Foundation of China(Nos.61331003,61474108);the National Key Technology Research and Development Program of the Ministry of Science and Technology of China(No.2016ZX03001002); This paper proposes a fast-locking bang-bang phase-locked loop（BBPLL）. A novel adaptive loop gain controller（ALGC） is proposed to increase the locking speed of the BBPLL. A novel bang-bang phase/frequency detector...; 关键词：BBPLL fast-locking adaptive loop gain controller(ALGC) ADPLL BBPFD BBPD

基于dSPACE平台的电能计量实时仿真系统被引量：9: 《仪器仪表学报》2011年第8期1763-1770,共8页付志红熊学海侯兴哲张淮清李胜芳; 国家“111”计划项目(B08036);重庆市科技攻关计划项目(CSTC,2011AB3003)资助; 在发展智能电网的新形势下,急需研究分布式能源、储能装置接入电力系统后对电能计量的影响,充电站和微网等新型负荷的电能计量,以及无功电能计量、冲击负荷计量、谐波线损等新问题。提出基于dSPACE平台构建电能计量实时仿真系统,进行电...; 关键词：dSPACE平台电能计量算法系统全数字锁相环(ADPLL)

基于FPGA的一种改进型全数字锁相环设计与实现被引量：1: 《大众科技》2011年第7期18-19,共2页何守兵习友宝; 文章介绍了全数字锁相环的基本结构与工作原理,提出了采用改进型数字鉴频鉴相器与数字环路滤波器实现全数字锁相环的方法,采用Verilog硬件描述语言进行建模,并运用ModelSim软件进行时序仿真和FPGA进行验证。; 关键词：ADPLL 鉴频鉴相器环路滤波器 FPGA

A LOW POWER TIME-TO-DIGITAL CONVERTER FOR ALL-DIGITAL PHASE-LOCKED LOOP被引量：1: 《Journal of Electronics(China)》2011年第3期402-408,共7页Yu Guangming Wang Yu Yang Huazhong; Supported by the Tsinghua National Laboratory for Information Science and Technology(TNList)Cross-Discipline Foundation;the National Science and Technology Major Project(No.2010ZX03006-003-01); Time-to-Digital Converter (TDC) is a key block used as the phase/frequency detector in an All-Digital Phase-Locked Loop (ADPLL). Usually, it occupies a large proportion of ADPLL's total power consumption up to about 3...; 关键词：Low power Power management All-Digital Phase-Locked Loop (ADPLL) Time-to-Digital Converter (TDC)

新型锁相环在频率跟踪技术中的研究被引量：3: 《计算机测量与控制》2010年第12期2809-2811,共3页杨敦高欧阳红林刘昂; 在比较电力系统频率跟踪技术中软硬件同步优缺点的基础上,提出了一种基于FPGA的全数字锁相环(ADPLL)电路实现电力系统频率跟踪的技术;将FPGA技术运用于同步跟踪技术中,解决了软硬同步方法中的各个不足之处;全数字锁相环电路采用VHDL语言...; 关键词：ADPLL 频率跟踪 FPGA

基于CPLD的高精度全数字锁相环被引量：3: 《电子技术应用》2010年第12期58-61,共4页熊学海付志红李胜芳林伟; 国家自然科学基金(40874094);重庆大学"211工程"三期创新人才培养计划建设项目(S-09111); 针对由电力系统工频信号频率波动导致的不能同步采样从而影响电参量测量精度的问题,提出以74HC297为核心设计高精度的全数字锁相环(ADPLL)电路,实现精密跟踪锁定待测信号频率和相位,并在CPLD中实现。本文推导ADPLL在频率跳变时的锁定时...; 关键词：全数字锁相环(ADPLL) 锁定时间锁定精度频率跟踪

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