SDH设备时钟

作品数：6被引量：3H指数：1
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一种面向SDH应用的低抖动全数字锁相环
《微电子学》2024年第4期570-576,共7页赵雅欣 秦浩翔 刘川萍 何进 
为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型...
关键词：全数字锁相环(ADPLL) 滤波式鉴相器 低抖动 FPGA SDH设备时钟 
基于FPGA的SDH设备时钟芯片技术
《深圳职业技术学院学报》2014年第3期59-62,共4页崔晶 
介绍一种采用FPGA(现场可编程门阵列电路)实现SDH(同步数字体系)设备时钟芯片设计技术,硬件主要由1个FPGA和1个高精度温补时钟组成.通过该技术,可以在FPGA中实现需要专用芯片才能实现的时钟芯片各种功能,而且输入时钟数量对比专用芯片...
关键词：FPGA 时钟芯片设计 SDH 
SDH设备时钟中的数字锁相环设计被引量：1
《计算机测量与控制》2009年第7期1418-1420,共3页伍文君 黄芝平 章明沛 刘纯武 
提出了一种新的用于实现SDH设备时钟的数字锁相环,采用时数转换器来实现数字锁相环中的鉴相器;该时数转换器的时间测量精度达到200 ps,因而极大地改进了鉴相器的鉴相精度;改进后的数字锁相环具有很好的频率稳定度和相位特性,对时钟源有...
关键词：SDH 数字锁相环 时数转换器 
采用FPGA设计SDH设备时钟被引量：2
《电子技术应用》2006年第11期108-110,共3页唐石平 臧大军 朱俊明 
介绍了一种采用FPGA设计的SDH设备时钟的构成及设计原理;并给出了相关的测试结果;测试结果表明该SDH设备时钟完全满足ITU-TG.813建议规范的各项时钟指标要求。
关键词：现场可编程门阵列 同步数字体系 SDH设备时钟 ITU—T G.813建议 全数字式锁相环 
SDH设备时钟探讨
《网络电信》2002年第2期62-64,共3页彭荣国 
本文介绍SDH设备时钟的功能要求，主要性能指标分析及一个成功的方案。
关键词：设备时钟 同步数字序列 数字通信 
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