魏思捷

作品数：3被引量：1H指数：1
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供职机构：河北工业大学计算机科学与软件学院更多>>
发文主题：纠错操作数FPGAVHDLVERILOGHDL更多>>
发文领域：自动化与计算机技术更多>>
发文期刊：《微电子学与计算机》《计算机工程与科学》更多>>
所获基金：国家自然科学基金河北省高等学校科学技术研究青年基金更多>>
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前导0预测算法前缀模型的研究与实现
《计算机工程与科学》2017年第10期1788-1793,共6页富坤 魏思捷 耿跃华 
国家自然科学基金(51577131)
前导0预测算法对浮点加法运算的研究非常重要,通过对现有浮点加法分析发现,前导0预测模块处于运算的关键路径,提高前导0预测模块的性能会使整体性能提高。从前缀计算角度提出一系列的定义、定理,并证明了前导0检测算法本质上都可以归结...
关键词：前导0预测 前缀模型 重编码 二分递归 
前导数字并行纠错单元的设计与仿真
《微电子学与计算机》2017年第5期67-72,共6页魏思捷 富坤 袁玉倩 耿跃华 
国家自然科学基金(51577131)
对前导数字预测算法的误差修正逻辑进行分析改进和设计实现,重点对该误差修正纠错模块的逻辑设计进行了分析证明,依据设计的逻辑表达式对其电路进行了设计.同时采用硬件描述语言VerilogHDL编程,结果使用QuartusⅡ进行仿真验证.使用性能...
关键词：前导数字预测 误差修正逻辑 VERILOGHDL QuartusⅡ 
三操作数的前导1预测算法纠错编码模块的设计与实现被引量：1
《微电子学与计算机》2016年第4期10-15,共6页王京京 富坤 程婷婷 魏思捷 耿跃华 
国家自然科学基金(31100711);河北省高等学校科学技术研究青年基金(20111122);河北省交通运输厅科学技术项目计划(Y2011087)
针对三操作数预测算法中的预测误差,提出了纠错方案.依据前导1预测的流程以及预编码规则,设计了纠错模块的预编码规则,完成了其整体结构设计,采用硬件描述语言VHDL进行编程,并通过QuartusⅡ进行仿真验证,得到了相应的RTL级电路,最后对...
关键词：前导1预测算法 纠错编码模块 FPGA VHDL QuartusⅡ 
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