维特比译码器

作品数：61被引量：59H指数：5
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基于FPGA的结构改进型(2,1,4)维特比译码器被引量：1
《电子技术应用》2020年第2期43-47,共5页吴雪玲 江虹 
西南科技大学研究生创新基金
在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器,在资源有限情况下,为兼顾Viterbi译码时延与资源消耗的问题,提出了一种结构改进算法。在传统Viterbi译码算法基础上,首先通过...
关键词：FPGA VITERBI译码器 度量控制 步进式存储结构 
结构优化的维特比译码器的实现方案被引量：2
《微型机与应用》2017年第5期60-64,共5页黄增先 王进华 
针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要...
关键词：维特比 回溯 蝶形单元 加比选 状态转移因子 FPGA 
无线通信中的低功耗维特比译码器设计被引量：2
《计算机工程》2014年第10期114-117,共4页朱坤顺 杨红官 樊晓华 乔树山 
湖南省科技计划基金资助项目(2012GK3151)
针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采...
关键词：维特比译码器 低功耗 加-比-选 路径度量存储 路径相消 幸存路径 
吉比特平衡加选延比式维特比译码器设计
《电子技术应用》2014年第2期94-96,100,共4页陈珍 高波 
针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销...
关键词：维特比译码器 60 GHz无线个域网 平衡加选延比式 高吞吐率 
可动态配置维特比译码器的设计与实现
《佳木斯大学学报（自然科学版）》2013年第1期108-111,115,共5页梁赫西 谢虎城 
新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度....
关键词：维特比译码器 自适应 无线移动通信 现场可编程门阵列 
一种维特比译码器的矩阵实现方案被引量：3
《电路与系统学报》2012年第3期115-120,共6页彭万权 伍小兵 张承畅 张丽 
重庆市自然科学基金(2010BB2240)
本文针对(2,1,l)卷积码提出一种维特比矩阵译码算法,通过引入整形、合并和动态选择等辅助模块,实现了所有环节的矩阵处理,构建出具有单一结构的并行译码器。由于只需要更改一部分模块的内部参数便可获得不同卷积码译码器,因此非常有利...
关键词：卷积码 状态转移 维特比译码算法 矩阵化 
基于FPGA的卷积码的编/译码器设计与实现
《科技创新与应用》2012年第7期22-22,共1页高浪 
本文主要论述了基于Xilinx公司的FPGA的卷积编码器及相应的维特比译码器的研究,并在幸存路径存储与译码输出判决方面提出了改进算法,从而使译码器结构得到简化。
关键词：FPGA 卷积码 维特比译码器 
同址存储在维特比译码中的应用
《硅谷》2011年第23期137-138,共2页张红 
福建省教育厅B类科技项目(JB09009)
维特比算法是卷积码的一种最大似然译码,其幸存路径和幸存路径度量的存储均有不同的实现方法,设计的通用维特比译码器,采用同址存储方法来实现幸存路径及其度量的存储,并用Matlab仿真该结构的译码器,结果表明该结构的译码器可正确实现译...
关键词：同址存储 维特比译码器 幸存路径 路径度量 FPGA 
多码率串并Viterbi译码器优化设计
《中国空间科学技术》2011年第3期56-61,70,共7页王闰昕 刘荣科 赵岭 
为了降低Viterbi译码器的硬件复杂度,对其结构特点进行了研究。通过分析卷积码的特点,对支路度量单元进行了优化,使每次所计算的支路度量值从16个减少到4个。使用灵活快速的回溯算法实现了回溯参数可配置;用同一个硬件结构实现了对CCSD...
关键词：卷积码 串并结构 多码率 维特比译码器 优化设计 
IEEE 802.11a Viterbi译码器的算法研究与实现
《科学技术与工程》2011年第12期2702-2704,2714,共4页于桂平 
详细分析了高速(2,1,7)Viterbi译码器的软件设计。在不影响译码性能的前提下,采用了一系列适用于硬线逻辑的软件算法,从而使译码器输出数据的吞吐量达到112 Mbs。
关键词：IEEE 802. 11a 维特比译码器 高速 
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