高速时钟

作品数：36被引量：53H指数：4
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国产化FMQL平台扩展多路高速时钟的方法
《集成电路与嵌入式系统》2024年第6期24-28,共5页张来洪 鲁兴 叶琛 黄正宏 
基于国产化FMQL作为主芯片设计通信设备时,往往需要产生多路高速时钟供其他模块使用。基于FMQL的片内资源可以产生若干路时钟,但是存在耗费PL资源、时钟路数不够、时钟频率不够高、配置不够灵活等问题。随着集成电路的发展,选用专用时...
关键词：FMQL 多路高速时钟 SI5341 GM4526 
一种高速时钟信号数字调相器设计
《微电子学与计算机》2023年第4期125-130,共6页吴雪莹 管武 邱昕 
国家重点研发计划(2018YFB2201502)资助。
时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的...
关键词：时钟信号 相位插值 差分恒流放大 高速 
一种直接射频采样电路的设计
《通信电源技术》2021年第24期87-89,共3页王宁 
设计一种可以覆盖4 GHz以下频带的直接射频(Radio Frequency,RF)采样电路,详细分析电路的各个组成部分,并给出具体的器件选择。该设计基于TI公司的高速射频采样ADC芯片ADC32RF83和Xilinx公司的Kintex-7系列XC7K325T FPGA平台,通过设计...
关键词：直接射频(RF)采样 高速时钟 信号完整性 JESD204B FPGA 
一种高速低抖动四相位时钟电路的设计被引量：2
《电子元件与材料》2019年第1期67-71,77,共6页崔伟 张铁良 杨松 
国家重大科技专项(2016ZX03001)
超高速A/D转换器对精准的时钟电路提出严格要求,时钟抖动是影响其精度的重要因素。文章在分析时钟抖动对A/D转换器的影响后,介绍了一种适用于GHz的低抖动四相位时钟电路。电路采用时钟恢复电路、四相位分布网络和相位校正电路,得到占空...
关键词：高速时钟 时钟抖动 多相位 时钟恢复 模数转换器 CMOS 
高速数模电路多时钟系统EMC设计
《电子质量》2018年第3期69-72,79,共5页姜黎 
该文重点分析了高速数模混合电路多时钟系统EMC设计方法,从布局布线、屏蔽效能和阻抗匹配等综合手段优化了PCB的布层布局方案,同时在信号完整性和电源完整性角度进行了兼容问题分析,通过具体实例给出指标性能对比,验证了该综合EMC处理...
关键词：肤色 EMC电磁兼容 高速时钟 数模混合设计 布局布线 信号完整性 
基于SRIO传输的高速时钟电路的优化设计
《计算机测量与控制》2016年第10期213-214,218,共3页杜金艳 叶旭鸣 
针对某信号处理系统在试验、调试的过程中,偶尔出现SRIO链路异常断开的现象进行了深入的分析,发现在SRIO链路工作过程中,链路的高速时钟信号受到了热噪声的影响,引起时钟的过零点采样错误,导致SRIO链路断开;因此,对高速时钟信号的参数...
关键词：过零点 热噪声 过渡斜率 可靠 
低功耗高速时钟数据恢复电路被引量：1
《高技术通讯》2016年第6期542-549,共8页孟时光 杨宗仁 
国家"核高基"科技重大专项课题(2009ZX01028-002-003;2009ZX01029-001-003;2010ZX01036-001-002;2012ZX01029-001-002-002;2014ZX01020201;2014ZX01030101);国家自然科学基金(61521092;61133004;61173001;61232009;61222204;61432016);863计划(2013AA014301)资助项目
为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少...
关键词：低功耗接收端 高速串行接口 时钟数据恢复( CDR) 
高速时钟驱动电路的优化设计被引量：3
《无线电通信技术》2016年第2期80-83,共4页曲明 高欣 王鑫华 
随着系统电路工作频率的不断提高,在应用中对系统互连和电路间的时钟传输提出了更高的要求。提出了一款基于LVDS(低压差分信号)接口的时钟分路驱动电路,该电路可输出四路时钟信号,工作频率在2 GHz以下,电路采用了0.13μm CMOS工艺,电源...
关键词：LVDS 预加重电路 占空比调整 共模电压稳定 
高速并行处理模式下同步时序研究被引量：2
《液压与气动》2015年第11期131-134,共4页查环 
总结了高速时钟电路时序分析及计算方法,并且对SDRAM在源同步工作方式下的总线时序计算做出了全面的介绍。通过对实际电路设计的分析得出了具有参考价值的结论,并对高速电路的PCB布局给出了分析。
关键词：高速时钟电路 源同步工作方式 裕量 SDRAM 
基于100Gbps光传输网络的RS(255,239)译码器设计
《中国集成电路》2015年第11期20-24,32,共6页饶清文 胡烽 朱齐雄 
本文就基于100Gbps光传输网络的RS(255,239)译码问题,给出了一种并行译码的电路实现设计方案。该设计方案在充分考虑100Gbps光传输网络中的高速时钟需求的同时,也尽量考虑了将硬件逻辑资源的消耗降低。文中最后给出了仿真及FPGA综合结果。
关键词：100Gbps光传输网络 RS(2 5 5  2 39) 并行译码 高速时钟 
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