SERDES

作品数：225被引量：162H指数：6
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SerDes 链路协同仿真与无源链路优化设计
《电子技术应用》2025年第1期25-28,共4页杜审言 付雷雷 
随着SerDes链路信号传输速率的提升,信道链路经过芯片封装和印刷电路板过孔、AC电容和连接器等,会导致信号完整性(Signal Integrity,SI)挑战进一步增大。提出基于SerDes 32 Gbps-NRZ信道传输系统,优化无源信道中的BGA过孔、AC耦合电容...
关键词：SERDES 无源链路分析 眼图仿真 IBIS-AMI模型 
塑闪探测器读出系统的高速串行数据传输模块设计
《核电子学与探测技术》2024年第5期847-855,共9页张岁锴 孔洁 严春满 魏子洋 
国家自然科学基金(U2031206)。
针对塑闪探测器读出系统对高速串行数据传输的需求,本文设计了一种基于FPGA的高速串行数据传输模块,旨在实现塑闪探测器读出系统的高效数据传输。该模块采用串行/解串(Serializer/Deserializer,SerDes)器件TLK2711,构建全双工点对点的...
关键词：FPGA TLK2711 SERDES 高速串行数据传输 塑料闪烁体探测器 
车载SerDes传输性能快速检测实现方案
《电子质量》2024年第8期22-29,共8页邵金兵 
图像感知系统与图像显示系统与人类视觉功能接近,容易被人们所接受。在车载ADAS/ADS中,图像感知系统与图像显示系统得到广泛的应用。高清数字摄像头和高清显示设备的应用,催生了新的高速链路传输技术,SerDes作为其中的佼佼者,被广泛采...
关键词：图像感知系统 图像显示系统 高级辅助驾驶系统/自动驾驶系统 SERDES Link Margin测试 高速链路 
基于FPGA的LVDS多通道视频流自动校准设计与实现
《电子技术应用》2024年第6期84-88,共5页陈宁 谯谊 雷伟林 杜柏峰 赵阳生 
基于Micro-LED产品系列,设计了一种基于FPGA的LVDS自动校准多通道视频流传输系统。系统平台外挂GSV2011解码芯片,把解码得到的2K@120Hz/4K@60Hz视频流信号,通过自定义封装为80bit数据推送到LYDNT27001恒流源显示驱动芯片。系统中视频流...
关键词：FPGA LVDS SERDES Micro-LED 自动校准 
PCIe 5.0 SerDes测试和分析被引量：1
《中国集成电路》2022年第7期75-79,共5页无 
1 PCIe Gen 5介绍外围组件快速互连(通常称为PCI Express并缩写为“PCIe”)是用于硬盘驱动、固态盘驱动(SSD)、图形卡、Wi-Fi和内部以太网连接的先进互联I/O技术,包含一组快速、可扩展的、可靠的用于串行数据传输总线的输入/输出标准。P...
关键词：非易失性存储器 串行数据传输 输入/输出 图形卡 固态盘 Express 数据速率 以太网 
基于FPGA的LVDS无时钟数据传输方案设计与实现被引量：4
《电子技术应用》2021年第6期62-66,共5页毕彦峰 李杰 胡陈君 
国家自然科学基金(61973280)。
针对离线式弹载数据采集存储设备小型化需求,设计了一种基于FPGA的LVDS(Low-Voltage Differential Signaling)无时钟高速数据传输系统。在不外挂接口芯片的情况下,用板载时钟代替差分时钟,仅使用一对差分管脚即可完成一路LVDS无时钟数...
关键词：FPGA 无时钟传输 LVDS SERDES 
一种应用于软件定义互连系统的多协议SerDes电路被引量：6
《电子学报》2021年第4期817-823,共7页李沛杰 沈剑良 苑红晓 王永胜 夏云飞 张传波 
国家科技重大专项核高基项目(No.2016ZX01012101)。
为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议SerDes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的...
关键词：软件定义互连 SERDES 时钟数据恢复 锁相环 高速串行收发器 数模混合电路 
一种用于JESD204B协议的8B/10B并行编码电路设计与实现被引量：3
《微电子学与计算机》2020年第6期35-39,共5页王俊杰 万书芹 季惠才 陶建中 杨阳 
国家自然科学基金项目(61704161)。
本文设计并实现了一种四路并行的8B/10B编码电路,通过了NCVerilog仿真验证,在某65nm工艺库下工作频率可达405MHz,可支持16.2Gbps的串行数据传输速率,占用逻辑资源面积1832μm^2,并作为JESD204B协议中的8B/10B编码模块已应用于某高速ADC...
关键词：JESD204B 8B/10B编码 四路并行 SERDES 
一种基于FPGA、DSP和ARM的异构运算构架及实现方案被引量：3
《工业控制计算机》2019年第11期20-21,共2页朱怀宇 冯雪 姜群兴 
随着科技发展,高速海量数据运算需求越来越大,CPU、DSP等的运算能力已经不能支撑需求,并行运算能力也不够。为了达到高带宽,海量数据运算需求,提出了基于FPGA、DSP和ARM的异构运算系统。多任务操作系统根据计算需求分解成小任务,再分配...
关键词：FPGA DSP处理器 ARM 异构运算 SERDES 
PAM4：高速以太网的SERDES全新调制标准
《信息通信技术与政策》2018年第6期62-64,共3页
IEEE规定应在56Gbit/s和更快速率下所有单通道SERDES信道中首选使用四级脉冲放大调制(PAM4),PAM4将成为56Gbit/s串行器/解串器物理层的首选主流形态,且其很可能仍将是物理层以太网测试的关键组成部分。思博伦通信所撰《PAM4:高速以太网...
关键词：SERDES 高速以太网 调制 标准 脉冲放大 IEEE 组成部分 线路编码 
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