VERILOG_HDL

作品数:231被引量:451H指数:9
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ANT系列分组密码算法的FPGA高速实现被引量:4
《电子技术应用》2021年第4期132-136,144,共6页王建新 刘芮安 肖超恩 张磊 
国家自然科学基金项目(61701008)。
ANT系列分组密码算法是一种轻量级密码算法,针对ANT-128/128算法,使用Verilog HDL分别对密钥扩展模块、加密模块在Quartus Ⅱ 15.0中进行工程实现,并采用46级全流水线结构进行高速优化。在Cyclone V系列5CGXFC7D6F31C7ES芯片中综合结果...
关键词:ANT 分组密码 Verilog HDL 流水线结构 
基于FPGA的PPM调制解调系统设计
《电子技术应用》2021年第2期92-96,共5页侯欢 施洪生 
针对旋转件参数的测试及传输,提出了一种基于FPGA红外数据传输的PPM调制解调系统的设计,并且在数据传输过程中加入了CRC校验,增加了数据传输过程的准确性。设计采用了Altera(Intel)的Cyclone10系列的10CL016YU256C8芯片,具有高速、高带...
关键词:PPM调制解调 CRC校验 FPGA Verilog HDL 
基于Verilog HDL的SPWM全数字算法的FPGA实现被引量:3
《电子技术应用》2009年第3期58-61,65,共5页丁电宽 梁建均 王文奇 杨荣杰 
在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM...
关键词:Actel FPGA SPWM DDS VERILOG HDL 
基于Verilog HDL的异步FIFO设计与实现被引量:9
《电子技术应用》2006年第7期97-99,106,共4页魏芳 刘志军 马克杰 
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。
关键词:多时钟域 亚稳态 异步 FIFO VERILOG HDL 
基于Verilog HDL设计的自动数据采集系统被引量:2
《电子技术应用》2004年第3期36-38,共3页杨祥龙 罗子健 
介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、VerilogHDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信...
关键词:可编程逻辑器件 VERILOG HDL FIFO FSM 
一种基于移位寄存器的CAM的Verilog HDL实现被引量:1
《电子技术应用》2002年第6期63-64,共2页张东 王自强 李晨 
一种利用VerilogHDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAM具有可重新配置改变字长、易于扩展、匹配查找速度快等特点,并在网络协处理器仿真中得到了应用。
关键词:CAM 移位寄存器 VERILOGHDL 内容可寻址存储器 
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