CPU内核

作品数：23被引量：11H指数：2
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基于Innovus的CPU内核后端设计实现与时序优化分析
《集成电路应用》2024年第10期22-25,共4页刘艺笑 谢亮 金湘亮 
阐述基于ARM的CPU内核的后端设计实现。该设计主要应用于SOC消费电子领域,设计规模在17万个instance。使用innovus进行后端版图设计,通过布局规划、电源网络规划、标准单元的放置、时钟树综合及优化、布线等后端设计流程,完成一款CPU内...
关键词：集成电路设计 后端版图 标准单元 时序收敛 设计验证 
基于PG网络的全流程优化在高性能CPU内核中的应用
《电子技术应用》2023年第8期36-41,共6页姜姝 杨超 吴驰 
随着高性能计算芯片的集成度不断提高以及工艺的进步,金属连线的宽度越来越窄,芯片电源网络上电阻增加和高密度的逻辑门单元同时有逻辑翻转动作时会在电源网络上产生电压降(IR Drop),导致芯片产生时序问题,甚至可能发生逻辑门的功能故...
关键词：芯片设计 flash PG IR Drop修复 
自主CPU的可穿戴设备SoC芯片设计被引量：1
《中国集成电路》2019年第7期48-54,共7页李济川 
近两年,可穿戴市场的热度有所减退,但作为消费类的可穿戴设备,特别是智能手表,仍有一定的市场规模。本文简单介绍了可穿戴设备的国内市场状况,在仍有市场需求的前提下,重点分析了基于自主32位CPU内核的可穿戴设备SoC芯片的设计,特别是...
关键词：可穿戴设备 智能手表 BoltCPU内核 CR800芯片设计 低功耗 
基于内存的临时文件中转系统构建探析
《现代信息科技》2019年第4期79-80,83,共3页杨勇华 
CPU内核运行很快,存储器则相对较慢,二者在速度上存在明显差距,导致系统性能受限。在内存背景下,对临时文件中转系统进行了设计和优化,经测试效果良好。本文简要论述了相关技术,并深入探讨了内存背景下临时文件中转系统设计,为后续各项...
关键词：内存 临时文件 中转系统 CPU内核 
基于软件和逻辑联合仿真的SOPC验证技术研究被引量：3
《微电子学与计算机》2016年第6期82-86,共5页周珊 王金波 
国家重大专项(Y214010RN)
针对航天高可靠SOPC测试验证重要性,对SOPC仿真技术进行深入剖析研究,提炼出了一套切实可行的SOPC仿真技术.阐明了SOPC仿真技术的具体实现方法,分析了SOPC的具体验证方法,并把这套仿真验证技术成功地应用到了多个航天高可靠SOPC的测试中...
关键词：SOPC测试验证 SOPC仿真技术 CPU内核验证 仿真环境 软件和逻辑联合验证 
ST增强型STM8 CPU内核STM8L101xx被引量：2
《世界电子元器件》2015年第7期29-,共1页
概述STM8L101xx低功耗系列采用了增强型STM8 CPU内核,提高了处理能力(高达16MIPS@16MHz),同时保持了代码密度更高的CISC架构、24位线性寻址空间和面向低功耗操作的优化架构的优势。该系列产品包含1个具有硬件接口(SWIM)的集成式调试模块...
关键词：强型 ST 硬件接口 CISC 非侵入式 寻址 系列产品 成式 EEPROM 中断管理 
Imagination发布MIPS‘WarriorP—class’CPU内核
《单片机与嵌入式系统应用》2013年第12期86-86,共1页
Imagination Technologies发布首款MIPS Series5‘WarriorP—class’CPU，这是迈向高性能MIPSCPUIP内核的重大进展。新款MIPSP5600内核可提供32位性能，内核芯片面积显著减小，且提供优秀的低功耗特性，MIPSP5600内核成为各种移动、消...
关键词：IP内核 CLASS MIPS CPU 嵌入式应用 芯片面积 功耗特性 32位 
首款MIPS‘Warrior P-class’CPU内核
《今日电子》2013年第12期71-72,共2页
MIPSP5600内核是首款MIPSSeries5‘WarriorP-class’CPU，可提供领先业界的32位性能，内核芯片面积比同类产品小30％，提供较同类领先的低功耗特性，MIPSP5600内核成为各种移动、消费和嵌入式应用的理想选择。
关键词：CPU 内核 MIPS 嵌入式应用 功耗特性 32位 面积比 同类 
集成标准CPU内核,FPGA为嵌入式设计带来更高灵活性被引量：1
《集成电路应用》2010年第11期16-17,共2页李明骏 
在嵌入式系统设计中如果希望用到可编程逻辑器件,则需要在处理器之外再加一片FPGA,不过随着集成标准CPU内核的FPGA器件的推出,未来一个芯片即可实现处理和可编程逻辑功能。
关键词：FPGA器件 CPU 嵌入式设计 高灵活性 内核 标准 集成 可编程逻辑器件 
基于FPGA的1553B总线控制器的实现被引量：4
《国外电子测量技术》2008年第8期63-65,74,共4页胡亚平 
本文介绍了在FPGA中实现1553B总线控制器的方法。重点说明了在FPGA中构建一个精简指令的32位CPU内核的方法、消息发生器的设计以及消息发生与处理流程。本技术克服了使用1553B专用协议芯片的不便,为1553B总线的测试提供了一个很好的解...
关键词：CPU内核 总线控制器 消息 
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