周浩

作品数：4被引量：16H指数：3
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供职机构：重庆邮电大学光电工程学院更多>>
发文主题：基于FPGAFPGA布局布线可编程逻辑器件进位链更多>>
发文领域：电子电信更多>>
发文期刊：《微电子学》《电子世界》更多>>
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基于0.18μm CMOS抽头延迟链时间数字转换器设计
《电子世界》2017年第6期111-112,共2页王巍 熊拼搏 周浩 袁军 
本文提出一种基于0.18μm CMOS抽头延迟链时间数字转换器(TDC,Time-to-Digital Converter),共设计128级压控延迟链。通过对称结构延迟锁相环的使用,增加了延迟链的稳定性,减小了系统时钟歪斜与抖动。仿真结果表明:电源电压为1.8V,参考...
关键词：抽头延迟链 时间数字转换器(TDC) D触发器 最低有效位(LSB) 
一种基于FPGA进位链的时间数字转换器被引量：8
《微电子学》2016年第6期777-780,787,共5页王巍 周浩 熊拼搏 李双巧 杨皓 杨正琳 袁军 
国家自然科学基金资助项目(61404019)
提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性（DNL）以及积分非线性（...
关键词：时间数字转换器 进位链 CARRY4 布局布线 可编程逻辑器件 
一种基于FPGA的时钟相移时间数字转换器被引量：3
《微电子学》2016年第1期58-61,共4页王巍 李捷 董永孟 熊拼搏 周浩 袁军 王冠宇 杨正琳 陈丹 
国家自然科学基金资助项目(61404019)
提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源...
关键词：时间数字转换器 FPGA 固定相移 布线延迟 时间测量 
基于FPGA的高精度多通道时间数字转换器设计被引量：7
《微电子学》2015年第6期698-701,705,共5页王巍 董永孟 李捷 熊拼搏 周浩 杨正琳 王冠宇 袁军 周玉涛 
国家自然科学基金资助项目(61404019)
采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分...
关键词：FPGA 时间数字转换器 抽头延迟线 快速超前进位链 
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