部分积

作品数：102被引量：51H指数：4
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基于新型booth选择器和压缩器的乘法器设计被引量：7
《微电子学与计算机》2020年第3期5-8,共4页王佳乐 胡越黎 
为了优化乘法器关键路径延时并减少电路面积,提高乘法器的整体性能.本文在运用基4booth算法的基础上,针对部分积生成器延时相对较大的问题,提出了一种新型的booth选择器,用于提高部分积生成的效率.同时,本文又提出一种新型的4-2部分积...
关键词：booth选择器 4-2压缩器 乘法器 部分积 
54位高速冗余二进制乘法器的设计被引量：2
《微电子学与计算机》2014年第4期140-143,共4页崔晓平 高鹏辉 尹洁珺 丁晶 李启 
冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程...
关键词：冗余二进制乘法器 布斯编码 部分积 并行前缀加法器 
基于部分积优化的高速并行乘法器实现被引量：3
《微电子学与计算机》2011年第1期61-63,68,共4页李康 林钰凯 马佩军 史江义 梁亮 
提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表...
关键词：数字信号处理 乘法器电路 编码 低功耗 
数字信号处理器中阵列乘法器的研究与实现被引量：5
《微电子学与计算机》2005年第10期133-136,共4页向淑兰 曹良帅 
文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器,在此基础上提出了一种改进的阵列乘法器结构,通过生成多位的部分积,大大减少进位传输的延迟,提高乘法器的速度,并通过对三种结构的实现效率进行对比得到了验证。
关键词：阵列乘法器 进位保留 部分积 华莱士树 
大整数乘法器设计被引量：4
《微电子学与计算机》2003年第B12期1-3,7,共4页原巍 许琪 沈绪榜 
本文提出了一种有符号大整数乘法的实现算法，该算法避免了部分积的符号扩展，使部分积之间的累加比较规则，易于VLSI实现。并且文中给出了该算法的一种逻辑实现结构，这种结构减少了乘法计算过程中进位传递加法的次数，加快了乘法计算...
关键词：大整数乘法器 算法 符号扩展 部分积 VLSI实现 逻辑实现结构 
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