并行前缀加法器

作品数：13被引量：15H指数：3
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基于Han-Carlson结构的加法器优化设计被引量：1
《微电子学与计算机》2017年第3期79-81,共3页刘加东 李磊 
Han-Carlson结构是介于Kogge-Stone结构和Brent-Kung结构之间的一种并行前缀加法器,并且结合了两种结构的优势.基于Han-Carlson结构并行前缀加法器,对其结构特点进行研究分析,在延时和面积上进行折中选择,提出了一种优化方案,牺牲部分延...
关键词：并行前缀加法器 Han-Carlson结构 优化 面积 功耗 
基于Sklansky结构的24位并行前缀加法器的设计与实现被引量：1
《现代电子技术》2015年第21期145-148,共4页姚若河 马廷俊 苏少妍 
国家自然科学基金项目(61274085);华南理工大学中央高校基本科研学生项目(10561201435)
针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法...
关键词：并行前缀加法器 Sklansky结构 优化延时 并行思想 
64位高性能冗余二进制—二进制数转换器的设计
《现代电子技术》2015年第10期103-106,110,共5页胡薇 崔晓平 陈鑫 
国家自然科学基金资助项目(61106029)
冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法...
关键词：RB-NB转换器 并行前缀加法器 进位跳跃加法器 冗余二进制乘法器 
54位高速冗余二进制乘法器的设计被引量：2
《微电子学与计算机》2014年第4期140-143,共4页崔晓平 高鹏辉 尹洁珺 丁晶 李启 
冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程...
关键词：冗余二进制乘法器 布斯编码 部分积 并行前缀加法器 
Sklansky并行前缀加法器的优化设计被引量：3
《微电子学与计算机》2013年第1期97-99,共3页王晓泾 崔晓平 王大宇 
Sklansky结构是并行前缀加法器中一种典型的结构,但其过大扇出引起的延时增加使得对它的使用受到了限制.本文针对该问题提出了一种优化方法,它通过增加相同进位单元使得扇出系数最大为2.在Synopsys公司综合工具Design Compiler上的综合...
关键词：并行前缀加法器 Sklansky结构 扇出 延时 
高性能64位并行前缀加法器全定制设计被引量：1
《福州大学学报（自然科学版）》2011年第6期862-867,共6页王仁平 何明华 魏榕山 陈传东 戴惠明 
福建省科技重大专项基金资助项目(2009HZ010002);福建省教育厅科研资助项目(JA09001);福建省自然科学基金资助项目(2009J05143)
基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位...
关键词：并行前缀加法器 基4点操作 多米诺逻辑 欧拉路径算法 
一种改进的基于Kogge-Stone结构的并行前缀加法器被引量：3
《微电子学与计算机》2011年第2期47-50,共4页赵翠华 娄冕 张洵颖 沈绪榜 
基于并行前缀算法的Kogge-Stone结构,通过改进其结构层次上的逻辑电路,提出一种改进的并行前缀加法器.与传统电路相比,该加法器不仅可以减小面积、功耗和延时,而且随着位宽的加大其优势更加明显,是适用于宽位的并行前缀加法器.
关键词：并行前缀算法 Kogge-Stone结构 并行前缀加法器 
64位整数加法器的设计与实现
《微电子学与计算机》2009年第2期32-35,共4页谭全林 邢座程 李少青 陈延仓 
为了提高算术逻辑部件的性能,采用多米诺逻辑和偏斜逻辑门的电路结构,结合并行前缀加法器的优点,设计实现了一款64位高性能整数加法器.根据需要,设计了一种符号扩展电路,使之能够处理带符号操作数的加减法,符号扩展结果可以进行溢出判断...
关键词：并行前缀加法器 多米诺逻辑 偏斜逻辑 功耗延时积 
基于Verilog的并行前缀Ling型加法器的验证
《计算机与数字工程》2008年第5期150-152,共3页肖九思 张磊 
福建省重大科技专项(编号:2007HZ0003-1)资助;福州市高新技术产业化贷款贴息项目(编号:2007-D-006)资助
随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计...
关键词：FPGA验证 并行前缀加法器 VERILOG语言 测试平台 
并行前缀加法器的研究与实现被引量：6
《微电子学与计算机》2005年第12期92-95,共4页靳战鹏 沈绪榜 罗旻 
国防"十五"预研课题(41308010108);西北工业大学研究生创业种子基金(Z20040050)
随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高。当VLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用。文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不...
关键词：并行前缀加法器 KS结构 LF结构 BK结构 
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