超前进位加法器

作品数：55被引量：94H指数：5
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相关领域：自动化与计算机技术电子电信更多>>
相关作者：王礼平刘伟强王成华王观凤刘杰更多>>
相关机构：南京航空航天大学中南民族大学西安电子科技大学国防科学技术大学更多>>
相关期刊：《山西电子技术》《信息安全与通信保密》《武汉理工大学学报（交通科学与工程版）》《计算机与数字工程》更多>>
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基于虚拟仪器的计算机硬件课程实验平台设计与实现——四位超前进位加法器
《电脑知识与技术》2015年第6X期146-147,共2页朱二周 马竹娟 丘剑锋 李学俊 
信息安全振兴计划专业改造与新专业建设项目(J05201380)
该文通过LabVIEW构建虚拟的硬件实验平台,该平台具有易于使用、方便维护、价格低廉等特点。作为具体实例,该文实现了一个基于LabVIEW虚拟的ALU的核心部件——四位超前进位加法器。虚拟的加法器可以通过演示更好的说明加法器内部的工作...
关键词：LABVIEW 虚拟仪器 超前进位加法器 教学实验 
RSA算法硬件实现的几个关键技术被引量：1
《河北省科学院学报》2011年第1期10-14,共5页尹绪昆 黄世中 
介绍了RSA算法硬件实现的关键技术的基本思想。通过这些技术,可以极大增加算法的运行效率。
关键词：RSA 中国剩余定理 MONTGOMERY 进位保留加法器 超前进位加法器 
基于H.264标准的一种新颖的DCT硬件实现被引量：1
《信息技术》2010年第3期68-71,共4页张晓晨 王琴 毛志刚 
H.264是新一代视频编码标准,具有很好的视频压缩性能。H.264的DCT变换是一种4×4的整数变换,适用于专用集成电路的硬件实现。采用一种新颖的实现方法,利用4-2压缩器和超前进位加法器来代替传统的加法,提高了运算速度。
关键词：H.264 4-2压缩器 超前进位加法器 硬件实现 
超前进位加法器研究被引量：1
《现代计算机》2008年第6期17-18,42,共3页唐金艺 
从硬件底层优化设计考虑,将串行加法转变为超前进位加法来提高底层的运算速度。通过设计超前进位加法将迭代关系去掉,使各变量运算彼此相对独立,避免进位传播,来降低门级层数,最终提高运算速度。
关键词：全加器 超前进位加法器 串行加法器 硬件 
硬件
《电子科技文摘》1999年第11期119-119,共1页
本部分汇集可编程逻辑器件方面的3篇文章,其篇名为:应用中可重新配置数据用的带有集成存储器的三维现场可编程门阵列(FPGA);采用可编程逻辑阵列(PLA)方式的全 N 晶体管逻辑的1.0GHz 8比特超前进位加法器(CLA)的 VLSI 设计,可编程逻辑器...
关键词：可编程逻辑器件 现场可编程门阵列 可编程逻辑阵列 超前进位加法器 晶体管逻辑 计算机辅助设计 存储器 配置数据 硬件 容错布线 
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