赵建中

作品数：18被引量：27H指数：3
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供职机构：中国科学院微电子研究所更多>>
发文主题：低压差分信号时钟共模电压电路高速串行接口更多>>
发文领域：电子电信自动化与计算机技术文化科学电气工程更多>>
发文期刊：《南开大学学报（自然科学版）》《中国集成电路》《科技视界》《电子技术应用》更多>>
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一种摆率可控的PD发射机模拟前端电路的设计
《合肥工业大学学报（自然科学版）》2023年第8期1092-1096,1121,共6页金克庆 刘兴辉 赵建中 李智 
辽宁省自然科学基金资助项目(2021-MS-148);辽宁省教育厅科学研究资助项目(LJC201904)。
文章针对通用串行总线(universal serial bus,USB)电源传输协议(power delivery,PD)通信过程中的电磁干扰(electromagnetic interference,EMI)以及传统电路中电容不同带来的工艺偏差的影响,从电路层面对PD发射机模拟前端进行优化设计,...
关键词：摆率 BCD工艺 电源传输协议(PD) 模拟前端 
一种频率与温度无关的片内RC振荡器设计
《合肥工业大学学报（自然科学版）》2023年第5期616-618,640,共4页赵宝财 赵宏亮 赵建中 
国家科技重大专项资助项目(2016ZX02301002001)。
文章基于SMIC 0.18μm互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)工艺,设计了一种频率与温度无关的片内电流模RC振荡器,该振荡器采用1.8 V电源供电,输出频率为100 MHz,振荡器主要由温度补偿电流源、开关电容...
关键词：RC振荡器 温度补偿 温度系数 电流模 
基于微调和斩波调制的多路低输出带隙基准源被引量：3
《电子设计工程》2022年第12期22-26,共5页赵婵君 赵宏亮 赵建中 
国家重大科技专项(2016ZX02301)。
采用SMIC 40 nm CMOS工艺,设计了一款多路低输出电压的带隙基准源。运用斩波调制和滤波器,有效地消除了运算放大器的失调电压带来的影响,并采用微调技术,提高了带隙基准源的精度。使用Cadence Spectre工具对其进行仿真,结果表明,在输出...
关键词：斩波调制 滤波器 失调电压 微调技术 斩波频率 
基于MIPI D-PHY规范的低速接收电路设计被引量：1
《电子设计工程》2022年第5期37-41,共5页张自豪 赵建中 周玉梅 
文中基于MIPI D-PHY 1.1规范,提出了一种低速接收电路。该低速接收电路通过线路电平产生内部异步低速时钟,进行引导码的检测;在ESC;MD和LPDT状态下,通过Spaced-One-Hot解码电路产生进入命令码和低速有效数据。搭建了D-PHY模拟电路模型,...
关键词：MIPI D-PHY 低速时钟 Spaced-One-Hot LPDT模式 
基于MIPI规范的从端D-PHY数字电路设计
《电子技术应用》2021年第11期33-38,共6页张自豪 赵建中 周玉梅 
国家科技重大专项02专项(2016ZX02301)。
基于MIPI D-PHY v1.1规范,提出了一种从端D-PHY数字电路设计,该从端D-PHY采用4通道实现。高速模式下,单通道数据传输速率最高支持1.5 Gb/s;低功耗模式下,通道0数据传输速率最高支持10 Mb/s。高速模式下,串行数据流的解串由模拟电路实现...
关键词：MIPI D-PHY 高速模式 低功耗模式 异步时钟 
面向USB PD3.0协议的新型BMC解码电路设计被引量：2
《计算机工程与应用》2021年第1期77-83,共7页方侃飞 蔺智挺 赵建中 李智 毕立强 
针对USB PD3.0(Universal Serial Bus Power Delivery)协议中的传统BMC(Biphase Mark Coding)解码所存在的功耗高、面积大、抗干扰性差等缺点,提出了具有自动校正功能的低功耗、面积小、鲁棒性强的新型解码系统。该系统充分利用了FIR(Fi...
关键词：USB PD3.0协议 BMC解码 校正电路 FIR滤波算法 功耗 
一种基于Bang-Bang鉴相器的全数字锁相环的设计被引量：1
《电子设计工程》2019年第24期1-5,共5页王佳瑞 赵建中 周玉梅 
国家重大专项02(2014ZX02302002);国家重大专项(2016ZX02301002-001)
提出一种基于Bang-Bang鉴相器的全数字锁相环,该全数字锁相环主要由Bang-Bang鉴相器、自动频率控制、增益可调的数字滤波器、锁定状态监测器、宽振荡范围的数控振荡器组成,采用SMIC55 CMOS工艺,仿真结果表明,该全数字锁相环频率输出范围...
关键词：Bang-Bang鉴相器 自动频率控制 自动带宽控制 全数字锁相环 
PCIE2.0中8b/10b编码器的实现与扩展被引量：8
《南开大学学报（自然科学版）》2019年第2期34-38,共5页蔡万楼 赵建中 吕英杰 
针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实...
关键词：8b/10b编码 流水线设计 高速接口 PCIE2.0 
0.0013mm^2自动频率校正算法电路的设计及应用
《计算机工程与应用》2016年第17期247-252,共6页汪波 胡锦 张锋 赵建中 
国家高技术研究发展计划(863)(No.2011AA010403);湖南省科技计划项目(No.2014GK3002)
在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算...
关键词：锁相环(PLL) 自动频率校正(AFC) 顺序搜索 二进制搜索 锁定时间 
基于串行RapidIO的Buffer层设计被引量：2
《微电子学与计算机》2016年第9期47-50,共4页任雪倩 李金城 赵建中 张锋 
国家科技重大专项(2014ZX02302002)
RapidIO是一种新兴的高性能互联总线,主要应用于嵌入式系统.作为串行RapidIO结构的重要组成部分,Buffer层负责保证数据包的可靠传输,并且在链路级流量控制中起着重要作用.对此提出了一种改进的buffer层结构,同时支持发送端流量控制和接...
关键词：BUFFER RAPIDIO 流量控制 
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