SOI LDMOS栅漏电容特性的研究  

An Investigation into Gate-Drain Capacitance Characteristics of SOI LDMOS

作　　者：俞军军[1] 孙伟锋[1] 易扬波[1] 李海松[1] 陆生礼[1] 

机构地区：[1]东南大学国家ASIC系统工程技术研究中心,江苏南京210096

出　　处：《微电子学》2005年第4期352-356,共5页Microelectronics

基　　金：国家高技术研究发展计划(863)计划资助项目(2003AA1Z1400)

摘　　要：借助软件,模拟并研究了SOILDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOILDMOS栅漏电容Cgd的各参数调节方法。The relationship between gate-drain capacitance （Cgl） of SOl LDMOS and gate-source voltage （Vgs） and drain-source voltage （Vds） is investigated. Effects of the thickness of gate oxide and SOI layer, implant dosages of the drift region and P-well, and the field-plate length on Cgl are also discussed. And finally, the method to reduce Cgl of SOl LDMOS is proposed.

关 键 词：SOI LDMOS 栅漏电容 栅氧化层 漂移区 P阱 

分 类 号：TN432[电子电信—微电子学与固体电子学]