SERDES

作品数：225被引量：162H指数：6
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基于查找表均衡的高速SerDes发送端设计
《半导体技术》2025年第5期488-496,共9页陶保明 张春茗 任一凡 小亮 
为使高速串行器/解串器(SerDes)发送端具有更大的均衡灵活性,采用UMC 28nm CMOS工艺设计了一种基于数字信号处理(DSP)-数模转换器(DAC)结构的高速SerDes发送端。通过将发送端中前馈均衡功能以查找表(LUT)形式集成至DSP中,灵活解决了信...
关键词：数字信号处理(DSP) 前馈均衡 串行器/解串器(SerDes) 源串联端接(SST)驱动器 数模转换器(DAC) 
一种用于高性能FPGA的多功能I/O电路
《半导体技术》2025年第3期265-272,共8页罗旸 刘波 曹正州 谢达 张艳飞 单悦尔 
国家自然科学基金面上项目(62174150);江苏省自然科学基金面上项目(BK20211040,BK20211041)。
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一...
关键词：现场可编程门阵列(FPGA) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 串并转换器(SerDes) 
一种高速SerDes接收端自适应判决反馈均衡器设计
《现代导航》2024年第5期340-345,共6页张帆 朱莹莹 
针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据...
关键词：SERDES 接收端均衡器 高速串行接口 模拟集成电路 
面向高信道衰减的低功耗112 Gibit/s Duo-binary PAM4 SerDes发射机设计被引量：1
《电光与控制》2022年第11期82-85,90,共5页唐子翔 吕方旭 师剑军 张金旺 王正 李鹏 
国家重点研发计划(2018YFB2202300)。
为了解决串行收发机在强信道衰减下误码过高的问题,采用Duo-binary PAM4编码技术设计了一款低功耗的112 Gibit/s SerDes发射机。通过采用Duo-binary PAM4编码技术,解决了高速PAM4(Pulse Amplitude Modulation-4)信号衰减过大的问题;采用...
关键词：Duo-binary PAM4编码 1/4速架构的4∶1合路器 阻抗校准电路 强信道 
Serdes技术发展介绍以及未来的挑战被引量：1
《中国集成电路》2022年第11期49-53,共5页栾昌海 马艳 
本文依据SerDes系统架构的发展历程,结合了当下高速接口电路的实际应用背景,根据最新pcie5.0的协议要求,提出了满足市场应用的系统架构,以及详细阐述了重点电路模块的设计要点,具体介绍了SerDes系统设计中发送端,接收端以及锁相环电路...
关键词：SerDes系统 锁相环 发送端接收端 信号完整性 
基于Xilinx select IO接口板间通信设计
《科学技术创新》2022年第2期81-84,共4页吴广智 邢丽娜 李健铎 孟宪华 
随着对信息流量需求的不断增长,基于Xilinx的selecte io接口的serdes串行通信技术能够取代并行接口通信,以满足系统对传输宽带的要求。本设计来源于东软Westlake超声系统,实现无需手动调整IO延时便可以快速无误地传输板间通信数据,解决...
关键词：SERDES 串行通信 板间通信 FPGA 
莱迪思FPGA助力玩视科技实现SDI转HDMI解决方案
《单片机与嵌入式系统应用》2021年第3期27-27,共1页
迪思半导体有限公司宣布:深圳玩视科技有限公司(HDCVT)采用莱迪思FPGA器件提供的丰富高速SERDES资源和灵活的I/O接口,实现双通道3G SDI转HDMI/VGA/RGB桥接,适用于专业音视频传输、处理及控制类设备。莱迪思中国销售副总裁王诚先生表示:...
关键词：音视频传输 莱迪思 SDI 桥接 HDMI 销售副总裁 SERDES 产品上市时间 
一种降低时钟锁相环抖动的技术研究被引量：1
《通信技术》2020年第12期3116-3121,共6页冯景 张繁 
高速SERDES串行器内部锁相环的参考时钟有严格的要求,根据某25Gbps数据率SERDES芯片的156.25MHz参考时钟的随机抖动均方差要求,进行锁相环电路设计,根据实测结果,对降低时钟锁相环抖动方案进行技术研究,通过时钟锁相环电路设计优化,从...
关键词：SERDES 随机抖动均方差 锁相环 抖动 
Silicon Lab Si5395 12路超低抖动时钟倍频器解决方案
《世界电子元器件》2019年第9期52-55,共4页
Silicon Lab公司的Si5395/94/92抖动衰减器组合了第四代DSPLLTM和MultiSynthTM技术,提供了超低抖动(69fs),可用于高性能的应用如56G SerDes.所有的PLL元件集成在单片上,从而消除和分立解决方案有关的噪音耦合问题.器件级别J/K/L/M/E集...
关键词：SERDES 低抖动 时钟倍频器 SILICON LAB Si5395 12 
Silicon Labs发布新型时钟产品
《中国集成电路》2018年第8期6-6,共1页
Silicon Labs日前宣布扩展其时钟产品系列，以满足56G PAM-4 SerDes和新兴112G串行应用对于高性能时钟的要求。通过此次产品系列的扩展，Silicon Labs成为唯一一家可为100／200／400／600G设计提供全面时钟发生器、抖动衰减时钟、压控...
关键词：SILICON 时钟发生器 LABS 压控晶体振荡器 产品 SERDES 时钟抖动 供应商 
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