ASIC实现

作品数：80被引量：131H指数：6
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低时延CORDIC算法设计与ASIC实现
《中国集成电路》2024年第4期59-64,共6页何滇 
传统流水线CORDIC(Coordinate Rotation Digital Computer,CORDIC)算法精度不高,输出延时较大,并且需要依靠剩余角度计算进行旋转方向的判断,占用较大的资源。针对以上问题,本文采用角度二极化重编码方法消除剩余角度计算,通过折叠角度...
关键词：坐标旋转数字计算机 二极化重编码 合并迭代 CMOS ASIC 
基于混合基的类浮点可变点FFT处理器的ASIC实现
《现代电子技术》2024年第1期163-170,共8页潘于 田映辉 刘志哲 陈涛 张伟 申奇 
为了对数字信号处理领域中的核心算法快速傅里叶变换(FFT)进行加速,需要设计专门的FFT处理器。由于在数字信号处理领域经常使用不同点数的FFT,提出一种采用基2-基4混合基的点数可配置的FFT处理器实现方案。同时,为了提高运算精度且不增...
关键词：快速傅里叶变换 可变点 混合基 类浮点 块浮点 高精度 流水线型 
基于改进QR算法的矩阵分解器设计被引量：1
《电子科技》2022年第11期21-28,共8页陈文杰 宋宇鲲 张多利 
国家自然科学基金(61874156);安徽省高校协同创新资助项目(GXXT-2019-030)。
矩阵分解是矩阵求逆中重要的运算之一,被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷,文中在一种列向量优化QR分解算法的基础上,提出了一种一维线性矩阵分解结构,并完成了其A...
关键词：矩阵分解 QR分解 Givens旋转 Column-wise Givens Rotation FPGA实现 硬件加速 一维线性结构 ASIC实现 
基于HDL的北斗B1C信号Weil码产生方法
《电子元器件与信息技术》2022年第5期21-24,共4页赵丙风 孙寿浩 谭志强 何健 
北斗B1C信号采用了基于勒让德序列产生的Weil码作为其扩频码,由于勒让德序列的特殊性,在应用中一般采用多端口RAM或ROM存储的方式产生用于信号接收的Weil码。但是在ASIC实现中多端口RAM或ROM的资源消耗、占用面积要高于单端口。本文从...
关键词：ASIC实现 Weil码产生方法 北斗B1C信号 
一种硅微谐振式加速度计频率读出方法与ASIC实现被引量：2
《半导体技术》2022年第4期307-312,331,共7页赵广胜 夏国明 裘安萍 施芹 赵阳 
国家自然科学基金资助项目(62074078)。
针对硅微谐振式加速度计(SRA),提出了一种低噪声、低功耗、可集成的频率读出电路。频率读出电路主要基于Σ-Δ原理,实现了对量化噪声的调制与抑制,在0.1 Hz频率下实现了0.1Mhz/√Hz的频率测量水平。同时,专用集成电路(ASIC)实现了对加...
关键词：硅微谐振式加速度计(SRA) 频率读出 专用集成电路(ASIC) 低噪声 零均值 
64位双精度矩阵分解的优化和硬件实现
《合肥工业大学学报（自然科学版）》2021年第12期1640-1645,共6页邱俊豪 宋宇鲲 陈文杰 侯宁 
国家自然科学基金资助项目(61874156)。
矩阵分解是线性代数中最重要的运算之一,广泛应用于现代通讯和控制。文章提出一种针对浮点矩阵的GR-QR(Givens rotation QR)分解一维线性结构,利用GR-QR分解运算过程中的并行特点,提高运算资源利用率,实现任意阶浮点矩阵分解,并设计实...
关键词：QR分解 Givens旋转 ASIC实现 硬件加速 一维线性结构 
8GS/s-14bit RF-DAC中数字上变频器的ASIC实现
《微电子学与计算机》2020年第1期27-32,共6页汪旭兴 闫江 吴旦昱 周磊 武锦 贾涵博 张飞 
“新一代宽带无线移动通信网”国家科技重大专项“5G高性能基站A/D、D/A转换器试验样片研发及系统级验证”(2016ZX03001002)
本文提出了一种内嵌于8GS/s-14bit RF-DAC中数字上变频器(DUC)的设计方案,该方案采用ASIC实现,能够得到采样频率达8 GHz的输出信号,并提供插值因子分别为2、4、8、16的上变频功能.基于CORDIC算法,提出16路时域交织的数控振荡器(NCO)结构...
关键词：数字上变频器 数控振荡器 CORDIC ASIC 8 GHz 40 nm 
并行高吞吐率多模极化码编码器设计被引量：1
《计算机工程》2019年第4期72-77,共6页刘丽华 管武 梁利平 
国家自然科学基金面上项目(61471354)
为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit...
关键词：极化码编码器 高吞吐率 并行 多模 ASIC实现 
SM4算法CTR模式的高吞吐率ASIC实现被引量：6
《电子器件》2019年第1期173-177,共5页王泽芳 唐中剑 
重庆市教委科研项目(KJ1738463)
针对同时要求安全性能高和吞吐率高的应用场景,基于支持并行实现的计数器模式SM4算法,提出一种高性能、可扩展的电路结构。该结构分离了控制平面和数据平面,并对数据平面进行了参数化,使得电路性能可依据吞吐率需求进行扩展。通过该结构...
关键词：加密 SM4算法 ASIC实现 CTR模式 高吞吐率 
4GS/s-12bit ADC内置数字下变频器(DDC)的ASIC实现被引量：3
《微电子学与计算机》2019年第1期85-89,共5页薛金鑫 马崇鹤 周磊 吴旦昱 武锦 
"新一代宽带无线移动通信网"国家科技重大专项(2016ZX03001002)
本文提出了一种适合ASIC实现的可编程的数字下变频器(DDC)设计方法,该DDC嵌入于4GS/s-12bit ADC中,能够处理频率为4GHz的输入信号,并提供抽取因子分别为4、8、16、32的降采样功能.设计的DDC由一个基于CORDIC算法实现的数控振荡器(NCO)...
关键词：数字下变频器 数控振荡器 40nm ASIC 
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