测试性设计

作品数：378被引量：1004H指数：17
导出分析报告
相关领域：自动化与计算机技术更多>>
相关作者：邱静刘冠军李晓维杨鹏连光耀更多>>
相关机构：国防科学技术大学中国科学院中国人民解放军军械工程学院清华大学更多>>
相关期刊：更多>>
相关基金：国家自然科学基金国家高技术研究发展计划中国航空科学基金国防科技技术预先研究基金更多>>
-
在结果中检索

检索结果分析

结果分析中...
共 条 记 录，以下是1-10
全选清除导出
参考文献引证文献引用追踪
视图：
排序：
N-detect测试的优化方案
《微电子学与计算机》2025年第4期131-137,共7页王欣 李锦明 
未建模故障引发的芯片失效问题日益严重,创新性的N-detect(多重检测)故障模型应运而生,其显著提升了未建模故障的覆盖率。然而,N-detect的测试向量繁多,成本高昂。为克服这一挑战,引入嵌入式多重检测(Embedded-Multi-Detect,EMD)算法进...
关键词：多重检测 嵌入式多重检测 可测试性设计 
单元感知测试的优化方案
《微电子学与计算机》2024年第8期109-114,共6页李锦明 刘洁 
装发基础研究项目(514010504-308)。
越来越多的半导体公司采用新型故障模型——单元感知测试(Cell Aware Test,CAT)来提高库单元内部覆盖率和低缺陷率,但CAT在自动测试向量生成(Auto Test Pattern Generation,ATPG)过程中使用的测试向量数量多,运行时间长,显著地增加测试...
关键词：细胞感知测试 可测试性设计 合并时钟域 总临界区域 
基于合并时钟域的片上时钟描述优化方法
《微电子学与计算机》2024年第7期104-109,共6页刘洁 李锦明 
装发基础研究(514010504-308)。
多时钟域的可测试性设计有两种描述片上时钟(On Chip Clock,OCC)行为的方法:时钟控制定义(Clock Control Definition,CCD)和命名捕获过程(Named Capture Procedure,NCP)。但这两种方法都存在不足:CCD无法定义复杂的时钟方案和捕获方案;...
关键词：多时钟域 可测试性设计 片上时钟 合并时钟域NCP 
复杂系统测试性设计与故障诊断策略研究进展
《系统工程与电子技术》2024年第7期2359-2373,共15页陆宁云 李洋 姜斌 黄守金 马坤 
国家自然科学基金(62273176,62303293);机械结构力学及控制国家重点实验室基金(MCMS-I-0521G02);中国博士后科学基金(2023M732176)资助课题。
测试性设计是提高系统可靠性、安全性、维修性、保障性的重要前沿技术,决定了系统故障检测率和隔离率,直接影响系统的维护(测试)成本。系统测试性设计包含结构化设计、模型化设计、数据驱动设计等多种设计策略。其中,数据驱动设计于近...
关键词：测试性设计 模型化设计 数据驱动 测试性诊断策略 
装备保障大数据建设与认知测试性设计
《兵工自动化》2024年第4期28-32,共5页尹园威 朱常安 史林 薛东方 解辉 
技术基础研究项目(202LJ31021)。
为适应时代的发展与现代战争的需求,以提高装备作战效能为目标,构建一种基于认知测试性设计(design for cognitive testability,DFCT)的装备保障大数据建设理念。注重“信息”在装备保障中的作用,认知测试性扩展传统测试性内涵。为评估...
关键词：装备保障 大数据 认知测试性 指标体系 
基于电感耦合互连的三维集成电路测试方法
《微纳电子与智能制造》2024年第1期46-51,共6页崔洋 熊杰 杨卓 高浩 郑攀 蔡雯雯 邹维 邹雪城 张力 
国家自然科学基金项目(62304074)资助
电感耦合互连是一种用于三维芯片堆叠封装的无线互连技术。与硅通孔技术相比,它能以更高的灵活性和更低的成本提供芯片间的高带宽通信。然而,在基于电感耦合互连的多芯片堆叠系统中,由于没有物理连接,芯片的功能测试较为困难。为确保信...
关键词：集成电路 电感耦合 三维芯片堆叠 三维片上网络 可测试性设计 互联网络 
SoC芯片扫描链测试设计与实现
《集成电路应用》2024年第3期52-53,共2页卢叶青 
阐述针对SoC芯片,进行压缩测试、stuck-at测试和全速测试的设计,并通过Tessent软件插入扫描链和生成ATPG自动测试向量。结果表明,芯片固定型故障、时延相关故障的覆盖率满足测试要求。
关键词：集成电路 可测试性设计 扫描链测试 EDT电路 
系统测试的意义及系统可测试性设计
《现代信息科技》2024年第4期92-96,共5页邹海蓉 
系统测试是系统开发的一个重要环节,是验证所设计的系统是否满足功能要求和性能要求的重要手段。测试进行得越早,解决缺陷所需要的成本越低。可测试性设计做得越好,越能提高测试的效率。这大大地降低项目进度,项目成本和产品质量的风险...
关键词：可测试性 非功能性需求 质量属性 
逻辑内建自测试技术进展综述
《集成技术》2024年第1期44-61,共18页金敏 向东 
逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用...
关键词：逻辑内建自测试 伪随机序列产生器 多输入特征寄存器 确定性自测试 可测试性设计 
考虑噪声抗扰特性的配电系统可测试性设计研究
《自动化应用》2023年第24期78-80,83,共4页武海天 
基于MOSFET的电力电子系统具备高可靠性的要求,故需要一种高精度的故障诊断方法。但实际产品中存在信号噪声严重、一致性差等不完善的情况,常规的故障诊断方法难以准确识别故障。为此,本文提出一种基于仿真的考虑抗噪性的批量产品测试...
关键词：测试性设计 噪声免疫特性 故障诊断 配电系统 
全选清除导出
共38页<12345678910>
检索报告 对象比较 聚类工具 使用帮助 返回顶部