罗伟毅

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发文主题：标准单元库译码算法译码器BCH码循环码更多>>
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基于反馈时钟的高速SDRAM接口设计
《集成电路应用》2005年第5期56-60,共5页罗伟毅 陈健 郭炜 
本文提出了一种SDRAM接口的设计方法,巧妙地将集成电路标准单元库供应商所提供的双向IO单元运用于SDRAM的时钟路径上,大大减小了由外部负载的复杂性给接口工作频率带来的负面影响,并且降低了SoC设计的难度。仿真结果表明,该方法能有效...
关键词：SDRAM 接口设计 时钟 高速 反馈 标准单元库 SOC设计 设计方法 集成电路 仿真结果 访问速度 系统设计 供应商 频率带 复杂性 双向 
AC'97音频控制器的多时钟域设计方法
《计算机工程》2005年第3期60-63,共4页胡嘉圣 郭炜 罗伟毅 
国家"863"计划基金资助项目(2002AA1Z)
根据同步装置基本概念和AC'97音频协议,着重强调从系统设计角度优化同步装置的方法和正确的电路综合方法,以此构成AC'97音频控制器的多时钟域设计方法。结果分析表明同步装置在略微增加电路面积的同时,有效降低了同步错误概率,提高了AC...
关键词：AC’97 音频控制器 时钟 电路综合 协议 同步 设计方法 错误概率 系统设计 性能 
一种新型快速纠二错BCH码译码器的设计被引量：2
《计算机工程》2004年第22期178-180,共3页刘凌志 戎蒙恬 罗伟毅 
对一种占用硬件资源最少的码长为n=2m-1的纠二错二进制BCH码译码器电路进行了改进,使其能用于信道的连续译码,并对算法中的关键点 S_3 ( x ) 查找表的实现提出一种新的简单方法。
关键词：译码器 设计 BCH码 循环码 译码算法 设计 
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