判决反馈均衡器

作品数：167被引量：258H指数：7
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一种高速SerDes接收端自适应判决反馈均衡器设计
《现代导航》2024年第5期340-345,共6页张帆 朱莹莹 
针对高速通信中背板信道非理想特性引入的码间串扰问题,提出了一种增益自适应判决反馈均衡器(DFE)设计方法。该方法采用半速率结构,可在提高码间抗串扰的同时适应高速传输要求。通过引入自适应反馈环路实现最小均方算法(S-SLMS),并根据...
关键词：SERDES 接收端均衡器 高速串行接口 模拟集成电路 
一种集成DFE和CDR的56 Gbit/s PAM-4 SerDes接收机设计
《微电子学》2024年第3期450-457,共8页郭嘉乐 张长春 张翼 王静 
国家自然科学基金资助项目(62174090);毫米波国家重点实验室开放课题(K202325)。
基于65 nm CMOS工艺设计了一款1/4速率56 Gbit/s PAM-4 SerDes接收机,该接收机集成了可变增益放大、连续时间线性均衡(CTLE)、判决反馈均衡(DFE)、自适应阈值电压跟踪和无参考时钟数据恢复(CDR)等电路。可变增益放大技术被用来对接收信...
关键词：四电平脉冲幅度调制 SerDes接收机 判决反馈均衡器 时钟数据恢复 阈值电压跟踪 
一种面向112 Gb/s PAM4接收机的自适应均衡设计方案
《电讯技术》2024年第6期960-966,共7页刘雪娜 李振松 闻豪 缪旻 
国家自然科学基金资助项目(62074017)。
提出了一种适用于超短距离(Very Short Reach,VSR)信道、面向112 Gb/s PAM4(Pulse Amplitude Modulation 4)接收机的自适应均衡设计方案。在该方案中,接收机前端利用3个连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)对信...
关键词：PAM4接收机 判决反馈均衡器 超短距离信道 连续时间线性均衡器 自适应算法 
一种基于DDR链路的自适应DFE算法实现
《电脑编程技巧与维护》2024年第4期14-17,34,共5页张文博 陈奎 刘婷婷 
随着个人计算机、工作站、服务器的主芯片频率不断提高,芯片对于内存的速度要求也不断增加。以个人计算机为例,目前,最新的内存协议为DDR5标准。与上一代DDR4标准相比,DDR5支持的速率更快、电压更低,在信号完整性(SI)方面会遇到更严苛...
关键词：DDR5内存 信号完整性 自适应判决反馈均衡器 
基于VDFE-RLS的单波长200 Gbit/s光接入系统(特邀)
《光通信研究》2024年第1期48-54,共7页何婷 李响 李婕 罗鸣 
国家重点研发计划资助项目(2022YFB2903200)。
【目的】高速无源光接入网络中存在光纤色散、非线性损伤和带宽限制等问题,导致传统强度调制和直接检测技术的功率预算损失较高,难以满足高速无源光接入网络的要求。【方法】为了更好地提升强度调制和直接检测光接入系统的速率和性能,...
关键词：Volterra判决反馈均衡器 递推最小二乘估计 VOLTERRA级数 自适应滤波算法 
采用自适应连续时间线性均衡器和判决反馈均衡器算法的一种16 Gbit/s并转串/串转并接口
《电子与信息学报》2023年第11期3984-3990,共7页文溢 陈建军 黄俊 姚啸虎 刘衡竹 
国家自然科学基金(61974163,62174180)。
该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡...
关键词：串转并/并转串接口 连续时间线性均衡器 判决反馈均衡器 最小均方根算法 
一种25Gbit/s CMOS判决反馈均衡器设计
《半导体技术》2023年第9期770-775,共6页章飞洋 何进 
国家自然科学基金资助项目(61774113)。
为满足高速光通信系统的应用,基于标准40 nm CMOS工艺设计了一款25 Gbit/s判决反馈均衡器(DFE)电路,采用半速率结构以降低反馈路径的时序要求。主体电路由加法器、D触发器、多路复用器和缓冲器组成,为了满足25 Gbit/s高速信号的工作需求...
关键词：光通信 判决反馈均衡器(DFE) 码间干扰 半速率 互补金属氧化物半导体(CMOS) 
25~28 Gbit/s CMOS高灵敏度光接收机电路设计
《微电子学》2023年第4期581-587,共7页金高哲 张长春 袁丰 张瑛 张翼 
国家自然科学基金资助项目(62174090);毫米波国家重点实验室开放课题(K202325)
基于65 nm CMOS工艺设计了一种25~28 Gbit/s具有自适应均衡和时钟数据恢复功能的光接收机电路。光接收前端采用低带宽设计,以优化接收机的灵敏度;采用判决反馈均衡器,以恢复低带宽前端引入的码间干扰。为了适应不同速率和工艺角引入的...
关键词：光接收机前端 判决反馈均衡器 时钟数据恢复电路 无参考时钟 嵌入式鉴相器 
基于SS-LMS算法的自适应DFE均衡电路被引量：3
《信息工程大学学报》2023年第3期303-309,共7页李晓东 沈剑良 李沛杰 张传波 
国家科技重大专项资助项目(2016ZX01012101)。
针对信道传输对高速串行数据带来的码间串扰问题,提出一种基于符号最小均方根(SS-LMS)算法的半速率判决反馈均衡器(DFE)结构。基于Slicer和积分器电路的结构优化,实现面积和功耗的优化。采用28 nm CMOS工艺实现了连续时间线性均衡器(CT...
关键词：判决反馈均衡器 符号最小均方根 码间干扰 高速串行收发器 自适应均衡 
面向112 Gbps PAM4串行接收机的低误码协同自适应均衡器
《计算机工程与科学》2023年第6期951-960,共10页赖明澈 吕方旭 张庚 许超龙 
国家重点研发计划(2018YFB2202303);博士后面上项目(2020M673697);博士后特别资助(2022T150781)。
高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协...
关键词：高速串行接口 自适应均衡算法 连续线性均衡器(CTLE) 前向反馈均衡器(FFE) 判决反馈均衡器(DFE) 
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