云南高校图书馆联盟文献共享服务平台- SERDES

SERDES: 作品数：225被引量：162H指数：6; 导出分析报告; 相关领域：电子电信更多>>; 相关作者：池雅庆郭阳梁斌陈建军丁浩更多>>; 相关机构：国防科学技术大学电子科技大学东南大学西安电子科技大学更多>>; 相关期刊：更多>>; 相关基金：国家自然科学基金国家高技术研究发展计划中国人民解放军总装备部预研基金国家科技重大专项更多>>

65nm CMOS可集成ps级窄脉冲驱动器: 《计算机工程与科学》2018年第3期405-410,共6页许超龙赖明澈罗章向阳庞征斌; 国家863计划(2015AA015302); 光电集成工艺和高速光脉冲队列技术的发展使得新型光互连技术——光SerDes收发器得以提出。相比现有光互连技术,光SerDes技术具有更高速率、更低功耗和更高集成度的优点。但其对于驱动光开关产生长周期窄脉冲光信号的驱动电路的性能、...; 关键词：ps 65 nm CMOS 驱动器光开关光SerDes

A 14.5Gb/s word alignment circuit in 0.18μm CMOS technology for high-speed SerDes: 《High Technology Letters》2014年第3期328-332,共5页阮伟华 Hu Qingsheng; Supported by the National High Technology Research and Development Programme of China(No.2011AA10305); This paper presents a word alignment circuit for high speed SerDes system.By using pipeline structure and circuit optimization techniques,the speed of the aligner is increased,and its performance is improved further t...; 关键词：comma detection word alignment PIPELINE full custom parallel structure

12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计被引量：3: 《电子学报》2014年第8期1630-1635,共6页潘敏冯军杨婧杨林成; 国家863高技术研究发展计划(No.2011AA10305); 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang...; 关键词：串行器/解串器(SerDes) 时钟数据恢复电路(CDR) 鉴频鉴相器(PFD) 压控振荡器(VCO)

Verilog HDL modeling and design of 10Gb/s SerDes full rate CDR in 65nm CMOS: 《High Technology Letters》2014年第2期140-145,共6页陈莹梅 Chen Xuehui Yi Lvfan Wen Guanguo; Supported by the National High Technology Research and Development Programme of China(No.2011AA010301);the Research Foundation of Zhongxing Telecom Equipment Corporation and the National Natural Science Foundation of China(No.60976029); Phase locked loop(PLL) is a typical analog-digital mixed signal circuit and a method of conducting a top level system verification including PLL with standard digital simulator becomes especially significant.The behav...; 关键词：VERILOG-HDL behavioral level model （ BLM） phase locked loops （ PLL） clock and data recovery （CDR）

一种自定义高速串口存储网络浅析被引量：1: 《计算机研究与发展》2012年第S1期85-89,共5页秦济龙李仁刚林杨李拓刘刚; "核高基"国家科技重大专项(2011ZX01034-002-002-004);国家"八六三"高技术研究发展计划基金项目(2008AA01A202); 介绍目前工业界最新的存储网络交换传输的新进展和简要地叙述其现有的研究应用状况,以浪潮正在开发中的基于自定义高速串口的ISR存储交换网络为例介绍在大型IP-SAN网络存储传输器件设计和应用中的一些相关考虑.; 关键词：IP-SAN 存储 SERDES 数据安全 RAS

处理器互联体系结构的一些特点分析被引量：1: 《科学技术与工程》2011年第30期7419-7424,共6页王恩东秦济龙; 核高基专项(2011ZX01034-002-002-004);国家高技术研究发展计划(2008AA01A202)资助; 介绍目前计算机工业界最新的处理器互联总线的最新进展。以QuickPath为例简要地叙述其现有的研究应用状况和介绍QuickPath体系结构的特点,及其这种新总线接口将给未来服务器体系结构带来影响的一些推测;并介绍在高端容错大型计算机高可...; 关键词：高性能计算处理器互联片外可重配置 QuickPath Hyper-Transport 多处理器计算机体系结构可靠性 SERDES

A 6.25 Gbps CMOS 10 B/8 B decoder with pipelined architecture: 《Journal of Semiconductors》2011年第4期145-148,共4页张小伟胡庆生; Project supported by the National High Technology Research and Development Program of China(No2006AA01Z239); A fully pipelined 10 B/8 B decoder is presented with shorter critical path than before,and so its speed is improved greatly.Based on the proposed architecture,a 10 B/8 B decoder is implemented based on standard cells ...; 关键词：SERDES 10 B/8 B decoder PIPELINED HIGH-SPEED

基于FPGA的SDI/ASI传输系统设计实现: 《微计算机信息》2010年第14期119-121,共3页周圣鑫周军陈立; 基金申请人:周军;项目名称:高可信网络立体电视应用系统关键技术研究;基金颁发部门:国家863计划(2008AA01A319); 本文提出一种能够同时完成传输SDI信号与ASI信号的系统。该系统的特点是在同一个硬件平台上同时传输SDI与ASI信号,通过配置FPGA和DSP程序可以实现两套方案,为视频编解码器提供了简单的接口方案。本文主要针对系统的FPGA部分进行阐述。; 关键词：SDI ASI SERDES PCS FPGA

基于SERDES的甚短距离光传输链路层协议的设计与实现: 《光通信技术》2007年第10期59-61,共3页丁亮周东李磊; 国家863项目"芯片-芯片并行高速高密度光互连关键技术"(编号:2006AA01Z236)资助; 针对板间或芯片间的甚短距离光传输系统,采用SERDES作为物理层,设计了一种单路速率达2Gb/s的串行点对点传输协议,可以在板间或不同IP间,通过光互连提供高速数据传输。详细叙述了设计光互连系统所需的轻量级数据链路层协议的过程和要素...; 关键词：甚短距离光传输 SERDES 数据链路层协议 FPGA

40Gb/s甚短距离(VSR)光传输技术: 《光通信技术》2006年第2期50-52,共3页贾久春陈弘达左超陈雄斌周毅唐君; 国家863计划项目(2001AA122032;2001AA312080;2003AA312040)资助。; 电信局内设备连接的增长使人们迫切需要开发低成本的甚短距离(VSR)光传输技术。传统的40Gb/s(STM-256/OC-768)接口是为长距离传输设计的,对于传输距离在300m以内的大容量、高速传输场合并不适用,因此有必要寻找一种比现有40Gb/s短距离...; 关键词：VSR VCSEL CWDM STM-256 SERDES

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