存储级并行

作品数：5被引量：2H指数：1
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基于存储级并行的同时多线程电压紧急容错技术被引量：1
《计算机学报》2013年第5期1065-1075,共11页胡杏 潘送军 胡瑜 李晓维 
国家自然科学基金(61076018;61274030);国家"九七三"重点基础研究发展规划项目基金(2011CB302503)资助~~
时钟门控等低功耗技术引起的电流波动以及供电网络上的寄生阻抗效应,共同形成感应噪声(di/dt),引起供电电压波动.过大的电压波动可能引发时延故障并影响系统正确运行,被称之为电压紧急.文章分析了同时多线程处理器中电压紧急与程序访存...
关键词：电压紧急 感应噪声 同时多线程 存储级并行 
存储级并行与处理器微体系结构
《计算机学报》2011年第4期694-704,共11页谢伦国 刘德峰 
国家自然科学基金(61070036)资助
随着处理器和主存之间性能差距的不断增大,长延迟访存成为影响处理器性能的主要原因之一.存储级并行通过多个访存并行执行减少长延迟访存对处理器性能的影响.文中回顾了存储级并行出现的背景,介绍了存储级并行的概念及其与处理器性能模...
关键词：存储级并行 微体系结构 Runahead 检查点 值预测 
一种Runahead执行的改进算法
《计算机工程与科学》2009年第A01期84-87,共4页刘德峰 谢伦国 
Runahead执行技术能够显著地提高计算机系统的存储级并行,而无需对处理器结构做出较大改动。但Runahead执行处理器要比传统处理器多执行很多指令,最多是正常执行指令数的三倍以上,大大增加了处理器的功耗。本文通过分析发现Runahead执...
关键词：Runahead执行 存储级并行 cache不命中 检查点 
乱序执行机器上的load指令调度
《计算机科学》2007年第11期298-300,F0003,共4页周谦 冯晓兵 张兆庆 
随着处理器和存储器速度差距的不断拉大,访存指令尤其是频繁cache miss的指令成为影响性能的重要瓶颈。编译器由于无法得知访存指令动态执行的拍数,一般假定这些指令的延迟为cache命中或者cache miss的延迟,所以并不准确。我们引入cache...
关键词：指令调度 CACHE PROFILING 存储级并行 
EPIC微体系结构的存储级并行执行模型的研究被引量：1
《计算机学报》2007年第1期74-80,共7页邓让钰 陈海燕 邢座程 谢伦国 曾献君 
国家"八六三"高技术研究发展计划项目基金(2002AA110020);国家自然科学基金(90207011)资助.
描述了一种可以有效提高存储级并行(Memory Level Parallelism,MLP)的指令优化锁步执行模型———OLSM(Opti mized Lock-Step execution Model)执行模型,并建立了一种能体现OLSM模型思想的层次存储结构.OLSM允许显示并行指令计算(Explic...
关键词：显示并行指令计算 单位延迟 非单位延迟 存储级并行 优化的锁步执行模型 
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