低抖动

作品数：255被引量：330H指数：7
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一种面向SDH应用的低抖动全数字锁相环
《微电子学》2024年第4期570-576,共7页赵雅欣 秦浩翔 刘川萍 何进 
为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型...
关键词：全数字锁相环(ADPLL) 滤波式鉴相器 低抖动 FPGA SDH设备时钟 
一种自适应可重构宽带低抖动锁相环时钟被引量：1
《微电子学》2023年第1期89-94,共6页邓涵 韦雪明 尹仁川 熊晓惠 蒋丽 侯伶俐 
国家自然科学基金资助项目(62164003);广西无线宽带通信与信号处理重点实验室主任基金(GXKL06200131,GXKL06190110);大学生创新创业计划项目(201910595035)
为满足不同速率的串行收发数据采样需求,基于可重构电荷泵阵列设计了一种低抖动宽带锁相环时钟。根据锁相环倍频系数,自适应匹配电荷泵阵列输出电流,实现了较宽频率变换的低抖动输出时钟。锁相环时钟采用40 nm CMOS工艺设计,面积为367.2...
关键词：可重构电荷泵 可重构分频器 自偏置锁相环 
一种高性能小数级联型锁相环电路
《微电子学》2022年第6期967-973,共7页滕海林 孟煦 王晓蕾 
国家自然科学基金资助项目(61704043)
提出了一种低抖动、高频率分辨率、快速锁定的小数级联型锁相环。采用倍乘型延迟锁定环和基于和差调制器(DSM)的相位选择器实现小数倍频,并通过级联一个高带宽的整数型锁相环抬升频率且实现对DSM量化噪声的进一步滤除。基于TSMC 65 nm C...
关键词：级联型锁相环 低抖动 高频率分辨率 快速锁定 
一种宽频带低抖动锁相环被引量：3
《微电子学》2017年第5期662-665,共4页刘辉华 李平 李磊 徐小良 张宪 
国家自然科学基金资助项目(U1630133)
详细分析了自偏置锁相环(PLL)的工作原理,采用一种新颖的折叠式电荷泵(CP)结构,包含一个宽摆幅电流镜,实现了更好的电流匹配,降低了PLL的系统抖动。该PLL采用130nm CMOS工艺进行制造。VCO的调频范围为0.43~1.54GHz。在1.25GHz工作频率下...
关键词：锁相环 自偏置 电荷泵 
一种基于自偏置技术的低抖动锁相环被引量：5
《微电子学》2017年第3期351-354,共4页盛炜 张国华 杨霄垒 张沁枫 
333高层次人才培养工程专项资助项目(2007124)
设计了一种环路带宽与输入频率的比值固定的自偏置锁相环。对VCO延迟单元进行改进,降低了抖动。采用SMIC 65nm CMOS工艺,在1.2V的工作电压下对锁相环进行仿真,输出频率范围为0.5~3.125 GHz。仿真结果表明,在输出频率1.875 GHz处的峰峰...
关键词：自偏置 锁相环 压控振荡器 低抖动 
一种低抖动低杂散的亚采样锁相环被引量：1
《微电子学》2017年第1期70-73,共4页罗林 孟煦 刘认 林福江 
设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化...
关键词：时钟产生 电荷泵杂散机理 锁相环 低杂散 低抖动 
一种用于10Gb/s Serdes的40nm CMOS锁相环被引量：1
《微电子学》2016年第6期767-771,共5页刘认 罗林 孟煦 刁盛锡 林福江 
联发科对该项目的支持
提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流...
关键词：CMOS锁相环 低抖动 多相时钟 正交LC压控振荡器 
一种自适应带宽低抖动PLL设计被引量：1
《微电子学》2016年第6期772-776,共5页陈啟宏 杨淼 秦昌兵 张白雪 任建雄 洪乙又 
设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器（PLL）。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范...
关键词：锁相环 自适应带宽 自偏置 低抖动 
可调节型低抖动时钟占空比稳定电路的设计
《微电子学》2014年第1期74-77,91,共5页周启才 吴俊 郭良权 
介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上，增加合连续时间积分器的反馈环路，并设计了时钟周期检测电路，同时可通过SPI配置积分器的参考电压，在片外调节芯片制造过程中产生的误差，...
关键词：占空比稳定电路 时钟抖动 连续时间积分器 A D转换器 
一种4Gb/s低压差分信号比较器的低抖动优化设计被引量：1
《微电子学》2013年第2期225-229,249,共6页韦雪明 韦保林 
国家自然科学基金资助项目(61166004;61264001)
基于低压差分信号比较器的结构,研究了影响比较器输出抖动的各种因素,并指出:根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动。基于0.13μm CMOS工艺,优化设计了一种低抖动的低压差分信号比较器电路。仿真结果显示,该低压...
关键词：低压差分信号 抖动 差分比较器 
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