时钟速率

作品数：55被引量：9H指数：2
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时钟佯谬的另一结论——时钟速率的另一公式被引量：1
《周口师范学院学报》2022年第5期45-47,共3页孟广达 霍瑞云 王润华 屈宝珊 
公式τ=(t^(2)-x^(2)/c^(2))^(1/2),取代公式dτ=(1-v^(2)/c^(2))^(1/2)d t,被认为对任意运动的时钟都是有效的。由此得到时钟速率的另一公式。根据此公式,得出了时钟佯谬的另一结论:τB=τA,而不是τB<τA。概略地建议了一种可能判定...
关键词：时钟佯谬 时钟速率 相对论 狭义相对论 
基于CPU/GPU异构并行计算优化的3D实时渲染
《中国传媒科技》2016年第2期118-121,共4页张大勇 陈绍瑜 
1.引言 随着半导体工艺、功耗、大规模集成电路技术的不断进步,单个芯片上集成了越来越多的晶体管（可达10亿）,但受到CMOS制造工艺特征的限制,单个芯片的主频已无过大的提升空间（仅有少数芯片可达5GHz以上的时钟速率）。换句话说,除...
关键词：并行计算 CPU/GPU 半导体工艺 实时渲染 纹理贴图 异构系统 时钟速率 流处理器 反锯齿 多分辨率 
Quartus Ⅱ软件有效提升HyperFlex体系结构性能
《中国电子商情》2015年第12期27-30,共4页GordonChiu 
Altera创新的HyperFlex体系结构支持＂寄存器无处不在＂设计,包括了独特的名为＂超级寄存器＂的时序重排和流水线寄存器。器件的每一布线上都有这些超级寄存器。结合新的QuartusⅡ超感知设计流程,这些超级寄存器帮助设计人员打破了性能...
关键词：Quartus HyperFlex 核性能 体系结构 超感知 STRATIX 时钟速率 组合逻辑 设计规范 时序分析 
理解HyperFlex架构如何支持实现下一代高性能系统
《今日电子》2015年第10期43-47,50,共6页Mike Hutton 
下一代高性能系统对带宽的需求越来越大。为满足这一需求,促使设计人员使用各种方法来优化其设计,提高时钟频率。虽然传统的FPGA内核体系结构支持这些优化,但是,所能够提高的频率有限。与传统的方法不同,Stratix10 FPGA和So C使用Hyper ...
关键词：性能系统 HyperFlex 体系结构 流水线处理 STRATIX 时钟频率 结构支持 时钟速率 软件管理 功能模块 
Xilinx FPGA助力中国工业4.0
《世界电子元器件》2015年第9期38-38,共1页罗霖 陈志勇 
工业4.0是大势所趋,而高性能电机控制是实现工业4.0的关键应用。近年来,电机控制出现了一些新的需求和技术,比如高效节能、集成工业总线、多电机同步、更安全可靠等。Xilinx All Programmable FPGA和基于SoC的解决方案和平台可充分满足...
关键词：XILINX 复杂控制算法 中国工业 工业总线 磁场定向控制 马达控制 计算密集型 并行处理能力 时钟速率 软件开发 
理解峰值浮点性能计算
《中国电子商情》2015年第6期23-25,共3页Michael Parker 
DSP、GPU和FPGA用作很多CPU的加速器,在性能和功效方面具有优势。考虑到计算体系结构的多样性,设计人员需要一种统一的方法来对比性能和功效。认可的方法是测量每秒浮点运算次数（FLOP）,按照IEEE 754标准,FLOP被定义为单精度（32位）...
关键词：浮点 双精度 运算功能 计算体系 对比性 体系结构 逻辑单元 STRATIX 多处理器 时钟速率 
探究FPGA的峰值浮点运算性能
《今日电子》2015年第2期44-45,共2页Michael Parker 
由于DSP、GPU和FPGA具有性能和功效优势,一般用作CPU的加速器。考虑到计算体系结构的多样性,设计人员需要一种统一的方法来对比性能和功效。通用的方法是测量每秒浮点运算次数（FLOP）,按照IEEE 754标准,FLOP被定义为单精度（32位）或...
关键词：浮点运算 双精度 运算功能 计算体系 对比性 体系结构 逻辑资源 快速傅里叶变换 流处理器 时钟速率 
专为串行外设接口(SPI)通信系统而优化的新型数字隔离器系列
《今日电子》2014年第8期62-62,共1页
ADuM315x SPIsolator数字隔离器系列以ADI屡获奖项的iCoupler数字隔离器技术为基础,该技术的出货量已超过10亿个通道。新的数字隔离器最高支持40MHz SPI时钟速率,能极大地提高数据采集系统的吞吐量,提供更高的性能和更快的系统响应时间。
关键词：隔离器 SPI 串行外设接口 数据采集系统 系统响应时间 时钟速率 通信系统 低数据速率 工业自动化 analog 
JJG957-2000逻辑分析仪校准方法研究
《上海航天》2014年第B06期82-85,94,共5页张威 张正娴 
对JJG957-2000逻辑分析仪的校准方法进行了研究。介绍了逻辑分析仪的原理,给出了门限电平、建立/保持时间、毛利检测等测试原理,提出了最高时钟速率、数据建立/保持时间、毛刺检测能力、输入门限电平等检定规程校准方法及其改进方法。
关键词：逻辑分析仪 门限电平 建立 保持时间 时钟速率 毛刺检测 
以JESD204B开始您的系统设计被引量：2
《中国电子商情》2014年第6期31-33,共3页Ian Beavers 
用于数据转换器的高速串行接口正在形成一种趋势，以支持更高速转换器、灵活的时钟以及确定性延迟等日渐严苛的要求。 J E S D204串行链路的第一版和第二版提供了转换器以较少引脚数发送和接收数据时更为迫切需要的突破。但是，这些版...
关键词：数据转换器 系统设计 接口 ADC FPGA JESD204B 链路 时钟速率 接收器 电子设备 加扰器 DAC 
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