可测试性设计

作品数：183被引量：407H指数：9
导出分析报告
相关领域：电子电信自动化与计算机技术更多>>
相关作者：李晓维向东李华伟黄以锋景博更多>>
相关机构：中国科学院清华大学国防科学技术大学湖南大学更多>>
相关期刊：更多>>
相关基金：国家自然科学基金国家高技术研究发展计划国家重点基础研究发展计划中国人民解放军总装备部预研基金更多>>
-
在结果中检索

检索结果分析

结果分析中...
选择条件：
  • 基金=国家重点基础研究发展计划x
共 条 记 录，以下是1-3
全选清除导出
参考文献引证文献引用追踪
视图：
排序：
一款用于多媒体处理的异构多核系统芯片的可测试性设计被引量：1
《中国科学：信息科学》2014年第10期1239-1252,共14页刘辉聪 孟海波 李华伟 邓家超 李晓维 
国家自然科学基金(批准号:61176040;61204047);国家重点基础研究发展计划(973)(批准号:2011CB302501)资助项目
随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核...
关键词：可测试性设计 测试访问机制 测试调度 片上时钟控制单元 存储器内建自测试 
“存储＋逻辑”3D集成电路的硅通孔可测试性设计被引量：6
《计算机辅助设计与图形学学报》2014年第1期146-153,共8页叶靖 郭瑞峰 胡瑜 郑武东 黄宇 赖李洋 李晓维 
国家“九七三”重点基础研究发展计划项目(2011CB302503);国家自然科学基金(61076018,61274030);美国Mentor Graphics公司研究型合作项目
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实...
关键词：3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议 
SCANGIN:一种降低扫描测试中动态功耗的方法被引量：1
《计算机辅助设计与图形学学报》2006年第9期1391-1396,共6页李佳 胡瑜 李晓维 王伟 
国家重点基础研究发展规划项目(2005CB321604);国家自然科学基金(90207002);中国科学院计算技术研究所基金(20056330;20056600-16)
通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的.在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94.5%,平均功耗降...
关键词：可测试性设计 动态功耗 扫描链 
全选清除导出
共1页<1>
检索报告 对象比较 聚类工具 使用帮助 返回顶部