测试访问机制

作品数：30被引量：61H指数：5
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3D SoC并行测试中TAM调度优化设计被引量：1
《计算机工程与应用》2020年第4期31-36,共6页吴欣舟 方芳 王伟 
国家自然科学基金（No.61474035,No.61204046,No.61432004,No.61306049）;国家自然科学基金青年基金项目（No.61106037）
提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中...
关键词：三维片上系统(3D SoC) 测试访问机制(TAM) 测试外壳 测试调度 测试时间 
基于CMGA的SoC测试多目标优化研究
《微电子学与计算机》2016年第5期111-114,共4页谈恩民 琚兆学 
针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC...
关键词：混沌映射 多目标遗传 测试访问机制 测试功耗 
复用存储控制接口的高性能SoC测试结构
《北京理工大学学报》2015年第5期500-505,共6页娄冕 肖建青 张洵颖 吴龙胜 关刚强 
国家"八六三"计划项目(2011AA120204);航天创新计划项目(YY2011-012)
为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需...
关键词：存储接口 测试访问机制 片上总线 测试环 
一种3D堆叠集成电路中间绑定测试时间优化方案被引量：14
《电子学报》2015年第2期393-398,共6页常郝 梁华国 蒋翠云 欧阳一鸣 徐辉 
国家自然科学基金(No.61274036;No.61371025;No.61204046;No.61474036)
中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考...
关键词：三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划 
一款用于多媒体处理的异构多核系统芯片的可测试性设计被引量：1
《中国科学：信息科学》2014年第10期1239-1252,共14页刘辉聪 孟海波 李华伟 邓家超 李晓维 
国家自然科学基金(批准号:61176040;61204047);国家重点基础研究发展计划(973)(批准号:2011CB302501)资助项目
随着集成电路工艺的发展,系统芯片(SoC)集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核...
关键词：可测试性设计 测试访问机制 测试调度 片上时钟控制单元 存储器内建自测试 
温度约束下SoC测试总线分配算法研究
《微电子学》2014年第2期264-268,共5页李小珉 张超然 
研究了SoC测试外壳与测试访问机制的设计,在温度约束条件下,提出了改进的测试总线分配算法。算法中应用了温度叠加模型,并针对温度约束,在算法中加入压缩过程。在严格的温度限制下,该算法能够找到测试时间更短的测试结构。
关键词：测试访问机制 温度约束 温度叠加模型 
基于TAM分组策略的SoC测试多目标优化设计被引量：1
《微电子学与计算机》2013年第10期69-72,共4页谈恩民 李清清 
国家自然科学基金(60861003)
在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多...
关键词：SOC测试 测试时间 测试功耗 测试访问机制 多目标遗传算法 
基于IEEE Std1500的IP核并行测试控制架构设计
《计算机测量与控制》2012年第9期2338-2340,2344,共4页李广进 陈圣俭 牛金涛 高华 
国家自然科学基金项目(61179001)
随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问...
关键词：IEEE1500标准 IP核 外壳 测试访问机制 并行 
基于带宽匹配思想的SoC测试结构设计被引量：6
《仪器仪表学报》2012年第8期1819-1825,共7页邓立宝 乔立岩 俞洋 彭喜元 
家自然科学基金青年科学基金(61102036)资助项目
IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip...
关键词：IP核复用 测试结构 测试访问机制 带宽匹配 
基于外壳架构与测试访问机制的数字芯核可测试性设计被引量：2
《微电子学与计算机》2012年第6期42-45,50,共5页陈圣俭 李广进 高华 
国家自然科学基金资助项目(61179001)
深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测...
关键词：IEEE Std1500 外壳 可测试性 测试访问机制 TAM控制器 
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