加法器

作品数：398被引量：465H指数：8
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基于FPGA的祖冲之算法硬件实现被引量：3
《计算机工程》2014年第8期268-272,共5页郭泓键 董秀则 高献伟 
北京市教育教号改革基金资助项目(121);北京电子科技学院教研基金资助项目(JY201218)
为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进...
关键词：现场可编程门阵列 祖冲之算法 硬件实现 进位保留加法器 mod(231-1)加法器 
基于组间进位预测的快速进位加法器
《计算机工程》2011年第23期288-290,共3页丁宜栋 刘昌明 方湘艳 
为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器。将参与加法运算的大数进行分组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组...
关键词：进位预测 大数加法器 超前进位 分组 进位加法器 
一种改进的反码加法器设计
《计算机工程》2011年第10期219-221,共3页唐敏 许团辉 王玉艳 
传统的加法器在有符号数相加时需将操作数转化为补码形式进行运算,运算结束将计算结果再转化为原码。为减少关键路径延迟,在标志前缀加法器的基础上,提出一种改进的反码加法器,将常用反码加法器中的加一单元合并到加法运算中。在SMIC 0...
关键词：加法器 有符号加法器 反码 补码 
5加数并行加法器及其进位接口
《计算机工程》2010年第1期251-252,259,共3页刘杰 易茂祥 
安徽省高校省级自然科学研究基金资助项目(2006KJ042B)
传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结...
关键词：加法器 超前进位加法器 进位接口 
一种Ling选择进位加法器
《计算机工程》2009年第16期245-247,共3页田宇 周端 徐阳扬 
国家自然科学基金资助项目(90407016;60676009)
设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复...
关键词：Ling进位 并行前缀计算 超前进位加法器 
基于Montgomery的RSA高速低成本实现被引量：1
《计算机工程》2009年第22期224-226,共3页王辉 刘宏伟 张慧敏 
给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,...
关键词：RSA算法 模乘 模幂 进位保留加法器 BOOTH编码 超前进位加法器 
一种基2冗余符号数加法的改进算法被引量：1
《计算机工程》2007年第24期242-243,246,共3页李云锋 赵金薇 周汇 俞军 
冗余符号数加法器满足了对加法器高速度和高精度的要求。该文针对二进制符号数加法传统算法的不足,提出了一种改进算法,设计了相应的加法电路。它采用3级结构实现加法器,结构简单而规则,中间进位与中间和都仅需要1bit编码。与传统结构相...
关键词：二进制符号数 快速加法器 4-2加法器 计算机算法 
快速浮点加法器的FPGA实现被引量：7
《计算机工程》2005年第16期202-204,共3页郭天天 张志勇 卢焕章 
讨论了3种常用的浮点加法算法,并在VirtexII系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器,最高速度可达152MHz,资源占用也在合理的范围内。
关键词：浮点加法器 移位器 前导1预测 FPGA 
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