VERILOG_HDL

作品数：231被引量：451H指数：9
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基于Verilog HDL的有限状态机设计与描述被引量：27
《计算机工程与设计》2008年第4期958-960,共3页刘小平 何云斌 董怀国 
有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM。介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊。最后,以简单序列检测器为例...
关键词：有限状态机 VERILOG硬件描述语言 状态编码 独热码 综合 
PCI总线目标接口状态机的Verilog HDL实现被引量：3
《计算机工程与设计》2006年第12期2268-2269,2272,共3页齐淋淋 向健勇 
随着计算机技术的发展,PCI总线以其高性能、突发传输和即插即用的优点获得广泛应用,成为事实上的计算机标准总线。介绍了采用独热(one-hot)编码方式、用VerilogHDL语言实现了PCI目标接口的核心控制部分——目标接口状态机,给出了详细的...
关键词：PCI总线 独热编码方式 VERILOG HDL 状态机 CPLD 
基于Verilog HDL的高速可综合FSM设计被引量：1
《计算机工程与设计》2006年第11期2017-2019,2104,共4页王鹏 郭忠文 
有限状态机(finitestatemachine,FSM)广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出。时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合...
关键词：有限状态机 VERILOG HDL 可综合 编码风格 
USB中的CRC校验原理及其Verilog HDL语言实现被引量：6
《计算机工程与设计》2005年第11期3127-3129,共3页廖坚 于海勋 
在数据和控制信息中加上循环冗余码是通用串行总线(USB)协议中一个重要的错误检测措施。接收端通过进行循环冗余校验(CRC),可以检测包在传输过程中是否发生损坏。硬件描述语言VerilogHDL常用于数字电子系统性设计,设计者可用它进行各种...
关键词：通用串行总线 循环冗余校验 VERILOG HDL代码 仿真 
基于Verilog HDL的CDMA并行匹配滤波器设计
《计算机工程与设计》2005年第9期2448-2450,共3页杨冬 徐伯庆 
首先简要介绍了CDMA匹配滤波器工作原理和结构框图,并给出了CDMA匹配滤波器的硬件结构图,在此基础上用Verilog硬件描述语言对CDMA并行匹配滤波器进行了描述,并在Xilinx公司的ModelSim XE II上进行了相应的仿真和验证。
关键词：VERILOG CDMA 仿真 EDA 
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