HDL

作品数：1768被引量：4554H指数：22
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基于PicoRV32开源处理器的SOC平台搭建被引量：4
《现代电子技术》2019年第21期90-93,共4页贠晨阳 苗瑞霞 
由于现有的处理器架构及IP核存在授权费用高、兼容性差等问题,近两年出现的新型RISC-V架构有着开源、免费等优势,文中基于RISC-V指令集的PicoRV32开源处理器,搭建一个精简SOC硬件平台。通过运行呼吸灯测试程序,验证了该平台的正确性。在...
关键词：开源处理器 RISC-V VERILOG HDL 呼吸灯 SOC硬件平台 平台验证 
A320飞机机载RMP模拟器设计
《现代电子技术》2019年第14期5-8,13,共5页王凯 崔海青 郭官朋 
中国民航大学中央高校基本科研项目(3122016A006)~~
文中主要阐明如何实现A320机载无线电管理面板的设计。A320机载无线电管理面板主要由编码、解码、接收和发送4个部分组成。以现场可编程门阵列作为主控芯片,用Verilog硬件描述语言对MC8051IP核进行元件例化,用C语言实现RMP的编码、解码...
关键词：无线电管理面板 模拟器设计 VERILOG HDL MC8051IP核 现场可编程门阵列 ARINC429 
基于FPGA的多通道FIFO存储控制器的设计与实现被引量：15
《现代电子技术》2019年第4期1-4,9,共5页吕达 张加宏 李敏 冒晓莉 杨天民 谢丽君 
国家自然科学基金项目(61306138);国家自然科学基金项目(41605120);江苏省气象探测与信息处理重点实验室/江苏省气象传感网技术工程中心联合开放基金课题(KDXS1407;KDXS1504);江苏高校品牌专业建设工程资助项目(TAPP)~~
为了解决多个功能模块同时访问同一存储器单元而出现冲突问题,设计了带FIFO的多通道存储控制器。首先给出其工作原理以及系统架构设计,然后采用有限状态机和Verilog HDL语言设计各模块,并在ModelSim上完成前仿真和后仿真,最后在Xilinx F...
关键词：FIFO 有限状态机 VERILOG HDL MODELSIM FPGA 存储控制器 轮询时间 资源利用率 
Verilog HDL语言中always敏感信号对比分析被引量：2
《现代电子技术》2015年第15期32-34,38,共4页张稳稳 
陕西省教育厅专项科研基金(2013JK0626);西安邮电大学青年教师科研基金资助项目(101-1215;101-0473)
为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿...
关键词：VERILOG HDL always语句 敏感信号 时钟边沿信号 时钟电平信号 
CPLD在飞机电气参数测试系统中的应用被引量：1
《现代电子技术》2015年第5期114-116,共3页马涛 郑鑫 
针对飞机电气参数测试系统具有采样速率高,精度高,通道多且可变的特点,提出了用CPLD实现通道高速轮巡的新方法,使用Verilog HDL语言在MAX+PlusⅡ环境下对方案的功能进行了仿真,结果证明了方案的有效性,并且这一技术已成功应用于新型飞...
关键词：CPLD VERILOG HDL 电气参数测试系统 通道轮巡 
基于Avalon总线的图像处理IP核的设计
《现代电子技术》2013年第24期86-89,共4页蔡国洋 赵毅 余良辉 
IP核是SoPC系统的重要组成部分,针对如何高速、有效地实时处理图像的问题,提出了一种基于Avalon总线的图像处理IP核的设计方法。根据最新的数字视频国际编码标准和颜色空间理论,用Verilog HDL硬件描述语言完成IP核的功能实现,IP核被设计...
关键词：SOPC IP核 图像处理 VERILOG HDL AVALON总线 SignalTap II 
一种高效网络接口的设计被引量：1
《现代电子技术》2013年第10期59-61,66,共4页马腾飞 粱蓓 
为了得到比传统片上网络的网络资源接口(NI)更高的数据传输效率和更加稳定的数据传输效果,提出了一种新的高效网络接口的设计方法,并采用Verilog HDL语言对相关模块进行编程,实现了高效传输功能,同时又满足核内路由的设计要求。最终通...
关键词：片上网络 网络资源接口 核内路由 VERILOG HDL 
L-DACS1中多速率卷积编码器的设计与FPGA实现被引量：1
《现代电子技术》2013年第7期8-10,共3页李重仪 刘海涛 金雪峰 
国家自然科学基金项目(61171069);国家高技术研究发展计划(863计划)项目(2011AA110102)
在L波段数字航空通信系统(L-DACS1)中,不同类型的数据采用不同速率传输,为了降低信道的噪声和畸变与多普勒频移的影响,采用具有良好差错控制能力的多速率卷积编码进行信道纠错。通过利用Verilog HDL硬件描述语言完成其FPGA实现与验证,...
关键词：L-DACS1 多速率卷积编码 FPGA VERILOG HDL 
一种基于FPGA的DDS系统设计方法研究被引量：2
《现代电子技术》2012年第17期75-77,82,共4页张岩 李国林 廖辉荣 谢鑫 田道坤 
以FPGA为硬件平台,通过具体计算确定了系统相关所有参数,介绍了一种DDS系统的详细设计方法,详细分析了DDS各个功能模块的设计流程,并给出部分仿真结果。依据此设计流程可扩展运用于不同的信号需求,具有一定的功能扩展性并已多次通过Quar...
关键词：DDS FPGA VERILOG HDL 数字合成 
基于Verilog HDL语言的CAN总线控制器设计及验证被引量：6
《现代电子技术》2012年第10期43-46,共4页许莉娅 段帅君 李传南 
在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真...
关键词：CAN总线 控制器 FPGA VERILOG HDL 
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