加法器

作品数：398被引量：465H指数：8
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子字并行加法器的研究与实现被引量：2
《计算机工程与应用》2009年第36期54-59,共6页马胜 黄立波 王志英 刘聪 戴葵 
国家自然科学基金 No.60773024;No.60873015;国防科技大学优秀研究生创新资助No.S070606~~
子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分...
关键词：子字并行 加法器 进位截断 进位消除 
支持AltiVec技术的可分裂式加法器研究与设计被引量：1
《计算机工程与应用》2009年第12期63-65,123,共4页黄小平 樊晓桠 张盛兵 庄伟 
国家自然科学基金重点项目No.60736012;No.60573107;西北工业大学研究生创业种子基金资助项目No.200755~~
AltiVec技术是Power PC体系结构处理器采用的多媒体向量处理技术。研究和设计了支持该技术的128位可分裂式加法器。该加法器可分裂实现16个字节、8个半字、4个字的并行加法操作。从时序、面积以及验证的复杂度等方面对三种设计方法进行...
关键词：AhiVec技术 加法器 可分裂 先行进位 
并行浮点加法器架构与核心算法的研究被引量：2
《计算机工程与应用》2006年第17期53-55,75,共4页陈弦 张伟功 于伦正 
考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运...
关键词：核心算法 浮点加法器 并行 FAU 
一种Montgomery模乘算法的改进方案及实现
《计算机工程与应用》2004年第36期115-117,共3页项玮 郭立 白雪飞 
2002年度高等学校博士学科点专项科研基金(编号:20020358033)
在RSA密码体系中,常用Montgomery算法进行快速模乘运算,该文提出了一种Montgomery模乘算法的硬件改进方案,该方案通过减少一个加法器和一个移位寄存器并预先计算两个值,从而大大减少了硬件电路的复杂性,并加快了硬件的加、解密速度。
关键词：RSA算法 MONTGOMERY算法 加法器 寄存器 
FPGA上浮点加/减法器的设计被引量：6
《计算机工程与应用》2003年第2期24-25,41,共3页杨靓 徐炜 黄士坦 
部委预研基金项目资助
浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。
关键词：FPGA 设计 浮点加法器 浮点减法器 数字信号处理 
基于可编程器件的加法器结构研究被引量：1
《计算机工程与应用》2002年第24期46-49,共4页杨靓 黄士坦 
部委重点预研项目资助课题(编号:417010202-5
加法运算是数字信号处理最基本的运算,随着各种可编程逻辑器件在数字信号处理领域越来越多的应用,高速加法器在可编程器件上的研究应该得到人们的重视。文章根据VirtexTM-E器件的特点,分析了各种常用加法器结构在可编程器件上实现的可...
关键词：可编程器件 加法器 FPGA Virtex^TM-E器件 行波进位加法器 数字信号处理 
高速32位伪随机数发生器电路设计被引量：1
《计算机工程与应用》2001年第15期146-148,172,共4页夏宏 曲英杰 周志伟 
文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性，提出了特定的32位×16位乘法器以及模231－1加法器实现方案，使电路的...
关键词：乘法器 并行前缀加法器 伪随机数发生器 电路设计 
浮点加法器电路设计算法的研究被引量：8
《计算机工程与应用》2001年第13期10-12,共3页夏宏 吴克河 李占才 
国家863项目--高性能CUP的研究与开发资助
介绍了浮点加法器电路设计的基本算法，阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出...
关键词：浮点加法器 Two-Path算法 前导1 电路设计 计算机 
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