加法器

作品数：398被引量：465H指数：8
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基于FPGA的二值忆阻器仿真器研究及应用
《微电子学》2023年第1期75-80,共6页周景 张玮琦 张露苗 张章 
国家自然科学基金资助项目(U19A2053);中央高校基本科研业务专项资金资助项目(JZ2020YYPY0089,PA2021KCPY0043);合肥工业大学智能制造学院科技成果培育项目(IMIPY2021010)
基于FPGA的可重构性,提出了一种基于数字电路的二值忆阻器仿真器。与模拟电路忆阻器仿真器相比,所提出基于数字电路的忆阻器仿真器易于重新配置,与它所基于的数学模型表现出很好的匹配性,符合忆阻器仿真器所有要求的特点。实现了基于该...
关键词：忆阻器 数字电路仿真器 与门 或门 加法器 三人表决器 
一种低压低功耗高精度Σ-Δ调制器
《微电子学》2019年第3期306-311,共6页宋涛 张钊锋 梅年松 
设计了一种应用于智能传感器的3阶3位量化离散时间Σ-Δ调制器。采用低失真的CIFF前馈结构,降低了对运算放大器输出摆幅的要求。基于改进的Class AB结构的电流镜跨导运算放大器(OTA),提出了带电容增益复位的有源加法器,降低了加法器中OT...
关键词：低压 低功耗 Σ-Δ调制器 跨导运算放大器 有源加法器 
用于加法器的功耗延迟积优化混合进位算法
《微电子学》2018年第6期802-805,共4页张爱华 
国家星火计划项目(2015GA701053)
为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言...
关键词：加法器 算法 功耗延迟积 
基于Toffoli门族的可逆二进制加/减法器被引量：1
《微电子学》2017年第4期487-489,494,共4页杨虹 黄亚男 李儒章 庞宇 
国家自然科学基金资助项目(61102075);模拟集成电路重点实验室基金资助项目(6142802011503);重庆市重点产业共性关键技术创新专项项目(cstc2016zdcy-ztzx0038)
以Toffoli门族为基础,采用ESOP综合方法设计了一种4位可逆二进制加/减法器。引入了"共享控制位提取"的优化方法,并提出一种"传输线复用"的新思路,对可逆电路进行了优化。利用Quartus II软件进行了电路仿真,结果表明,该加/减法器的性能...
关键词：Toffoli门族 加法器 减法器 Quartus II 
一种高速低功耗MOS电流模逻辑加法器的设计被引量：2
《微电子学》2013年第3期409-412,共4页梁蓓 马奎 杨发顺 傅兴华 
贵州省重点实验室建设项目计划资助(黔科合Z字[2010]4006号)
对具有不同输入端的MOS电流模逻辑(MCML)门电路进行了设计分析,应用MCML单元逻辑电路,设计了一个4位超前进位加法器。基于SMIC 0.13μm CMOS工艺平台,对设计的加法器进行仿真。结果表明,该加法器的延迟比传统CMOS电路小,可广泛用于高速...
关键词：模拟集成电路 加法器 电流模逻辑 
一种使用Advance MS的全定制加法器加速设计被引量：2
《微电子学》2010年第4期566-569,共4页刘志哲 仲顺安 袁家芬 
采用一种加速全定制IC设计的方法,完成了基于CSMC(华润上华)0.5 μm工艺的32位加法器的设计。使用动态差分多米诺逻辑,实现了基于Brent-Kung树结构的超前进位加法器;采用Mentor Graphics Advance MS仿真软件,加速进行Spice网表的仿真和...
关键词：加法器 全定制 Brent-Kung树 差分多米诺逻辑 ADVANCE MS 
具有邻域子空间的电路模块的高效测试生成
《微电子学》2008年第3期358-362,368,共6页肖继学 陈光 谢永乐 
国家自然科学基金资助项目(90407007)
对于VLSI中具有邻域子空间的电路模块,提出了一种高效测试生成方法。利用该方法得到了行波进位、超前进位加法器的测试生成,并予以了硬件实现。8位、16位和32位两种加法器的测试实验表明,这些测试生成能够使单固定型故障的故障覆盖率达...
关键词：加法器 故障 测试生成 集成电路测试 
基于计数器实现的加法器自测试被引量：1
《微电子学》2003年第1期60-62,共3页李兆麟 田泽 于敦山 盛世敏 
　文章研究了行波进位加法器和先行进位加法器的测试向量生成,并基于计数器实现了这两种加法器的自测试。实验结果表明,所得的测试向量针对不同的目标工艺均可以实现被测加法器的100%故障覆盖率,且测试向量生成电路易扩展,能够实现测试...
关键词：计数器 测试 测试复用 集成电路 行波进位加法器 先行进位加法器 
一种超前进位加法器的新颖BIST架构被引量：2
《微电子学》2002年第3期195-197,共3页王乐 李元 谈宜育 
针对超前进位加法器 ( CLA) ,提出了一种高效的 BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点 ,并避免了各自的短处。同时 ,还提出了一个测试向量集 ,并充分利用了CLA加法器内部结构的规整性 ,向量集规模较小 ,便于片内...
关键词：BIST架构 超前进位加法器 确定性测试 伪随机测试 可测性设计 
浮点加法器的低功耗结构设计被引量：2
《微电子学》2002年第2期128-130,135,共4页高海霞 杨银堂 
浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构 ,重点介绍了实现低功耗的三数据通道结构。最后 。
关键词：浮点加法器 低功耗 结构设计 数字信号处理器 数据通道 数字集成电路 
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