何小威

作品数：10被引量：21H指数：2
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高性能自研处理器物理设计频率提升方法
《计算机研究与发展》2024年第6期1429-1435,共7页何小威 乐大珩 郭维 隋兵才 邓全 
国防科技大学科研计划项目(ZK22-05);全军共用信息系统装备预研专用技术项目(31513010105)。
提升处理器核的频率是提升处理器性能的重要手段.传统的物理设计流程难以实现高主频的处理器核.基于业界主流的布局布线工具,通过嵌入手工定制部件的网表、逻辑和物理设计协同优化、优化定制布线规则、优化物理设计方法学等组合策略.在...
关键词：布局布线 协同优化 物理设计 签核 频率 
高性能CPU核频率提升和功耗优化物理设计方法被引量：4
《计算机与数字工程》2020年第11期2677-2679,2764,共4页何小威 
核心电子器件、高端通用芯片及基础软件产品“超级计算机处理器研制”(编号:2017ZX01028103-002);“国产处理器核心性能提升研究”(编号:2018ZX01029103)资助。
论文基于业界主流的布局布线工具,针对高性能CPU核的物理设计,提出了一种提升频率和降低功耗的物理设计方法。在面积约束不变的情况下,采用论文所提的物理设计方法可将CPU核的频率在原有设计基础上提升10%;或者保持频率不变将CPU核的功...
关键词：布局布线 物理设计 频率 功耗 
面向微处理器时钟发布的硅基无线发射器设计
《上海交通大学学报》2013年第1期23-27,共5页李晋文 何小威 张民选 
国家高技术研究发展计划(863)项目(2012AA01A301);国家自然科学基金项目(60873212)资助
基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6mm、宽30μm、集成在硅衬底(电阻率为10Ω.cm)上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯...
关键词：折叠天线 无线互连 锁相环 传输增益 
用于无线互连的片上天线金属干扰分析与设计规则被引量：1
《红外与毫米波学报》2011年第5期475-480,共6页何小威 张民选 李晋文 
国家自然科学基金(61076025)
定性分析了金属互连线、电源网格、散热与封装以及金属Dummy Fills对2 mm长、30μm宽的片上偶极天线对工作特性的影响.通过在硅衬底和散热金属之间引入0.35 mm厚的金刚石介质材料使天线的传输增益在20 GHz时提高了9 dB.为研究这些金属...
关键词：片上天线 无线互连 数值拟合 传输增益 
2～5GHz 0.18μm CMOS宽带低噪声放大器设计被引量：2
《计算机工程与科学》2011年第2期61-64,共4页何小威 张民选 
国家自然科学基金资助项目(60873212)
本文设计实现了一个2～5GHz的两级CMOS低噪声放大器(LNA),可应用在超宽带的下半频段(3.1～5GHz)。LNA由两级组成,第一级是一个共栅级,保持良好的线性度并完成较好的输入匹配;第二级是一个共源级堆叠一个电流源,在保持低噪声系数的同时...
关键词：低噪声放大器 超宽带 噪声系数 三阶交调点 
1.5-6GHz增益和噪声系数稳定的两级超宽带CMOS低噪声放大器设计与性能模拟被引量：11
《电子学报》2010年第7期1668-1672,共5页何小威 李晋文 张民选 
国家自然科学基金(No.60873212);国家863高技术研究发展计划(No.2009AA01Z124)
针对UWB应用设计实现了一个1.5-6GHz的两级CMOS低噪声放大器(LNA).通过引入共栅(CG)和共源(CS)结构以获得宽范围内的输入匹配,采用电流镜和峰化电感进行电流复用,所提出的LNA实现了非常平坦化的功率增益和噪声系数(NF).经标准0.18μm C...
关键词：超宽带 低噪声放大器 噪声系数 宽带 CMOS 
一种高速低过冲电荷泵电路的设计(英文)
《电子器件》2009年第1期35-37,40,共4页唐世民 陈吉华 何小威 
为了有效降低传统电荷泵电路的充放电过冲电流,提高电荷泵输出控制电压的稳定性,提出、设计并实现了一种高速低过冲的电荷泵结构,该电路适用于高速锁相环及时钟数据恢复电路。电路在电源电压为1.2 V的0.13μm CMOS工艺下设计实现,并对...
关键词：CMOS集成电路 电荷泵 过冲电流 VCO 时钟数据恢复 锁相环 
纯数字时钟50%占空比调节电路设计被引量：2
《电子器件》2008年第4期1197-1200,共4页何小威 陈亮 李少青 曾献君 
利用数控延迟线原理和脉冲电路特性设计实现了一种纯数字方式的高性能时钟50%占空比调节电路FD-DCC（full-Digital Duty-Cycle Corrector），不包括任何反馈环路，可产生无偏时钟。经0．13μm工艺版图实现后的SPICE模拟表明，该电路在20...
关键词：占空比调节电路 无偏时钟 数控延迟线SPICE模拟 
适用于半速率CDR改进型VCO的设计与实现被引量：1
《半导体技术》2008年第1期35-38,共4页唐世民 何小威 陈吉华 陈怒兴 
在0.13μm数字CMOS工艺下设计实现了一种改进型的差分振荡器电路，该电路采用四级环形结构，其中心工作频率为1.25GHz，版图面积为50μm×50μm，工作范围1．1-1.4GHz，VCO的增益约为300MHz／V，在1.2V电源电压下、工作频率为1.25GHz时...
关键词：压控振荡器 时钟数据恢复 半速率 
基于相位合成的时钟50%占空比调节电路设计被引量：2
《电子学报》2007年第8期1572-1576,共5页何小威 陈亮 冀蓉 李少青 曾献君 
国家自然科学基金(No.60676016)
本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC（Phase-Blending Du-ty-Cycle Corrector）.相比于传统的占空比调节方式,此电路通过采用SMD（Synchronous Mirror Delay）技术具有较强的抗PVT（Process,Voltag...
关键词：占空比调节 相位合成 SMD技术 PVT HSPICE模拟 
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