孙大成

作品数：7被引量：5H指数：2
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供职机构：中国电子科技集团公司第三十八研究所更多>>
发文主题：可测性设计门控时钟存储器内建自测试时钟布局规划更多>>
发文领域：电子电信自动化与计算机技术更多>>
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异构多核DSP芯片的可测性设计
《中国集成电路》2023年第8期76-80,共5页孙大成 
本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最...
关键词：可测性设计 存储器内建自测试 测试压缩 全速测试 
一种高效测试压缩技术的实例分析被引量：1
《中国集成电路》2023年第5期27-30,共4页孙大成 
本文首先介绍了向量测试压缩技术的原理,随后针对具体的设计实例,引入Design Compiler^([1])工具设计实现了两种不同的测试压缩方案,最后利用TetraMAX^([2])工具进行了覆盖率分析比较。实例结果表明:超压缩方案相对于自适应压缩方案,可...
关键词：测试压缩 可测性设计 
层次化设计方法在存储器内建自测试上的应用
《中国集成电路》2023年第4期21-24,共4页孙大成 
本文简单介绍存储器内建自测试设计技术原理,针对具体的RTL实例,对自顶向下设计方法和层次化设计方法进行了比较。实例结果表明:层次化的设计方法在大型芯片的存储器内建自测试设计中,可以加速设计,减少设计迭代时间,大幅提高工作效率。
关键词：层次化设计 存储器内建自测试 
门控时钟技术在RTL功耗优化上的应用被引量：2
《中国集成电路》2013年第11期40-44,共5页孙大成 赵斌 
本文简单介绍了门控时钟技术应用于RTL级功耗优化的原理。针对具体的RTL实例,利用门控时钟技术实现了RTL的功耗优化。实验结果表明:在采用门控时钟技术后,设计的功耗得到了显著降低,而代价则是增加很小的芯片面积。
关键词：门控时钟 功耗优化 
一款百万门级SOC芯片的可测性设计被引量：1
《中国集成电路》2012年第3期65-68,共4页孙大成 张杰 
本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。
关键词：可测性设计 边界扫描测试 内建自测试 扫描测试 
65nm工艺下百万门级芯片的物理设计被引量：2
《中国集成电路》2012年第1期31-35,共5页张杰 孙大成 
随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出...
关键词：布局规划 电源网络规划 时钟树设计 物理设计 信号完整性 
基于片上PLL时钟的at-speed测试设计
《中国集成电路》2009年第10期34-37,47,共5页孙大成 
深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能电路进行测试的必要技术。文章首先介绍了at-speed测试的故障模型,以及具体测试方法,然后详细介绍了采用PLL时...
关键词：At—speed测试 可测性设计 自动测试向量生成 
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