国防科技技术预先研究基金(41308010108)

作品数：8被引量：18H指数：3
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一种基于Open Vera实现的L2 cache验证平台
《微电子学与计算机》2008年第11期216-218,221,共4页陈莹 樊晓桠 
国防"十五"预研基金项目(41308010108)
随着设计复杂度的不断增加和设计规模的不断增大,传统的验证工具已难以适应当前功能验证的要求.Vera为验证增添了强大的语言能力.使用Vera建立验证平台,它独有的特性能够隐藏设计中的复杂性,从而使testbench的编写更见简洁.通过使用动...
关键词：验证 VERA 二级CACHE “龙腾R2” 验证平台 
一种高代码密度RISC结构微控器的设计被引量：2
《小型微型计算机系统》2006年第7期1242-1244,共3页屈文新 樊晓桠 
国家"十五"国防预研项目(41308010108)资助.
从51系列8位微控器指令系统的分析入手,提出了一种在指令级兼容的R ISC结构8位微控器IP CORE设计.在设计中采用R ISC设计思想,如设置快速内部寄存器及设计单周期指令等方法,使该R ISC IP CORE在性能上可明显优于传统的C ISC结构,同时,...
关键词：微控器 RISC 指令系统 
一种基于流水线的指令CACHE优化设计被引量：3
《微电子学与计算机》2006年第1期93-96,共4页田芳芳 樊晓桠 靖朝鹏 靳战鹏 
国防"十五"预研基金资助(41308010108)
在现代微处理器的设计中,CACHE是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令CACHE的体系结构,着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计,仿真结果表明得到...
关键词：指令CACHE 流水线 存储子系统 
32位RISC微处理器“龙腾R2”浮点流水线的设计和实现被引量：2
《微电子学与计算机》2006年第1期188-191,共4页李大鹏 张盛兵 罗旻 
国防"十五"预研基金项目(41308010108)
文章介绍了32位RISC微处理器“龙腾R2”浮点处理单元的体系结构和设计,重点讨论了乱序执行、乱序结束的高性能浮点流水线设计。为了实现流水线中的精确中断响应,本文采用了一种基于操作数指数和操作类型的浮点异常预测的方法,根据预测...
关键词：浮点单元 异常预测 乱序执行 RISC 
RISC微处理器中I/O子系统设计的一种优化方法
《计算机应用研究》2005年第5期45-47,共3页冉计全 樊晓桠 孙华锦 
"十五"国防预研课题资助项目(41308010108)
低效率的访存操作是限制微处理器性能提高的一个关键因素。提出了I/O子系统(IOSS)设计中一种优化的模型,阐述了该模型提高访存效率的机制,分析了这种模型协调微处理器与存储器之间速度差异的作用。Verilog仿真、综合和静态时序分析的结...
关键词：微处理器 I/O子系统 FIFO IOSS 
多处理机系统中数据Cache的一种优化设计被引量：6
《微电子学与计算机》2004年第12期191-194,共4页薛燕 樊晓桠 李瑛 
国防"十五"预研基金资助(41308010108)
目前Cache仍是高性能处理器解决CPU和存储器速度差异问题的有效措施之一。本文简要介绍了一种支持多机系统的32位RISC微处理器“龙腾”R2存储单元的体系结构,着重讨论了数据Cache的优化设计,包括为保证支持存储一致性的MEI协议的实现。...
关键词：数据CACHE 多处理机系统 存储一致性 MEI协议 
一种并行乘法器的设计与实现被引量：3
《计算机应用研究》2004年第7期135-137,共3页王新刚 樊晓桠 李瑛 齐斌 
"十五"国防预研课题资助项目 (4 130 80 10 10 8)
根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer...
关键词：并行乘法器 Booth2 WALLACE树 
优化微程序控制器设计被引量：3
《西北工业大学学报》2003年第2期176-179,共4页朱霞 高德远 樊晓桠 张盛兵 
十五预研项目 (4 130 80 10 10 8)
大多数 CISC处理器和 VLIW处理器都采用微程序控制。在这些处理器中 ,微程序控制器的性能是决定整个处理器性能的关键因素之一。本文探讨微程序控制器的优化设计。分析如何提取公共微操作序列 ,提出设计寻址入口与功能入口的方法来减少...
关键词：微程序设计 寻址入口 功能入口 页式微程序ROM 
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