HDL

作品数：1768被引量：4554H指数：22
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基于CPLD的面阵CCD驱动被引量：3
《电子科技》2016年第11期35-37,40,共4页赵锡年 瑚琦 高鹏飞 
为实现对面阵CCD的驱动,采集实时图像,设计了电源驱动和数据转换系统。系统采用复杂可编程逻辑器件(CPLD)对一款薄型背照式面阵CCD进行驱动。使用Verilog硬件描述语言(HDL)编写CPLD控制模块,控制CCD的信号采集、信号转移和信号传输。根...
关键词：薄型背照式面阵CCD 复杂可编程逻辑器件 VERILOG HDL 
UART微控制器设计方法及其FPGA实现被引量：8
《电子科技》2016年第6期72-74,共3页杨澜 戚秀真 
国家自然科学基金资助项目(51278058);中央高校基本科研业务费专项基金资助项目(2013G5240009;310824151035)
为满足FPGA与PC之间的通信需求,提出了一种FPGA的通用异步收发器设计实现方法。在Xilinx ISE 11开发平台上采用Verilog HDL硬件描述语言及其自带的IP CORE,实现了UART精确波特率时钟模块、UART发送模块和UART接收模块。并在ISE环境下进...
关键词：UART FPGA VERILOG HDL 
基于CPLD的线阵CCD信号采集系统设计被引量：2
《电子科技》2016年第3期154-156,共3页董勇 瑚琦 高鹏飞 
文中基于复杂可编程逻辑器件设计一款高分辨率的线阵CCD信号采集系统。利用Verilog硬件描述语言进行了CPLD控制模块以及逻辑单元的程序设计,由图像专用A/D芯片中的相关双采样等特殊功能,实现了对CCD输出信号的噪声处理和模数转换,通过US...
关键词：线阵CCD 复杂可编程逻辑器件 VERILOG HDL 
虚拟环绕声算法研究与IP核实现被引量：1
《电子科技》2015年第7期118-123,共6页龙芬 丁林 
采用Prony法在HRTF理论基础上设计了一种应用于虚拟多声道重放滤波器,并利用Verilog进行描述与仿真,开发了一种性能较好的IP核,且在Nexys 3 Spartan-6 FPGA平台上进行了验证。仿真实验结果表明,该款IP核有较高的处理效率,在回放时获得...
关键词：虚拟环绕声 HRTF VERILOG HDL IP核 IIR 
基于FPGA的FIR数字滤波器设计与仿真被引量：6
《电子科技》2014年第7期67-70,共4页叶亚东 蔺智挺 范玉红 
国家科技重大专项课题基金资助项目(2011ZX01034-001-002-003);安徽省自然科学基金资助项目(KJ2013A006)
采用改进并行分布式算法设计了一种16抽头FIR数字低通滤波器,首先用Matlab工具箱中的FDATool设计滤波器系数,然后使用硬件描述语言Verilog HDL和原理图,实现了子模块和系统模块设计,在Matlab与QuartusII中对系统模块进行联合仿真。仿真...
关键词：分布式算法 FDATool VERILOG HDL QuartusⅡ 
基于Matlab模糊控制器HDL代码的自动生成被引量：8
《电子科技》2012年第1期42-44,47,共4页诸葛俊贵 
以水箱液位控制为例,提出了一种基于Matlab的模糊控制器HDL代码自动生成方法,生成的代码可以移植到FPGA控制系统上。该方法分4个步骤:(1)利用Matlab的Fuzzy Logic工具箱设计模糊控制器。(2)将模糊控制器转换为Lookup Table的形式。(3)...
关键词：FPGA MATLAB Simulink 模糊控制器 LOOKUP TABLE 状态机 HDL CODER 
基于FPGA的SDX总线与Wishbone总线接口设计被引量：1
《电子科技》2012年第1期65-68,共4页刘娟 张智鹏 
针对机载信息采集系统可靠性、数据管理高效性以及硬件成本的需求,介绍了基于硬件描述语言Verilog HDL设计的SDX总线与Wishbone总线接口转化的设计与实现,并通过Modelsim进行功能仿真,在QuartusⅡ软件平台上综合,最终在Altera公司的Cycl...
关键词：VERILOG HDL SDX总线 WISHBONE总线 MODELSIM Quartus Ⅱ 
基于March C+改进算法的MBIST设计被引量：3
《电子科技》2011年第10期67-70,共4页申志飞 梅春雷 易茂祥 闫涛 阳玉才 
安徽省教育厅自然科学重点基金资助项目(No.KJ2010A280)
针对SRAM内建自测试(MBIST),介绍几种常用的算法,其中详细介绍March C+算法,在深入理解March C+算法的基础上对其提出改进,以此提高MBIST的故障覆盖率。并且利用自顶向下设计方法,Verilog HDl设计语言、设计工具等设计MBIST电路及仿真验...
关键词：MBIST IC设计 MARCH C+ VERILOG HDL 
基于FPGA的RS编码器的设计与实现被引量：4
《电子科技》2009年第2期44-46,50,共4页何秋阳 
RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误,在现代通信领域越来越受到重视。文中介绍基于FPGA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusⅡ5.0软件环境下进行了功能仿真,仿真结果与理论...
关键词：RS编码 FPGA VERILOG HDL 
基于FPGA的咬尾卷积码编码器的实现被引量：1
《电子科技》2007年第11期55-58,共4页王润荣 张向东 许兵舰 
在阐述咬尾卷积码编码器基本工作原理的基础上,提出了基于Verilog HDL语言设计(2,1,6)咬尾卷积码编码器的方法。给出了利用现场可编程门阵列器件设计的咬尾卷积码编码器电路,并进行了编译和波形仿真,综合后下戢到FPGA芯片StratixⅡGX:EP...
关键词：咬尾卷积码 VERILOG HDL IEEE 802.16e 
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