乘法器设计

作品数：108被引量：183H指数：7
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基于Radix-4 Booth编码的并行乘法器设计
《郑州大学学报（工学版）》2025年第1期26-33,共8页范文兵 周健章 
河南省科技攻关项目(192102210086)。
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化...
关键词：Radix-4 Booth编码 面积 传输延时 编码器 解码器 Wallace压缩 
基于FPGA和比特对编码的乘法器设计
《电子制作》2024年第23期8-13,39,共7页刘德全 管浩洋 孟祥意 
宁夏师范大学本科教学项目(NJYZYGGK2405)。
为了实现无符号数和有符号数的快速混合乘法运算,本文设计了基于FPGA的比特对编码乘法器,实现了8×8、16×16、32×32和64×64位四种有符号数和无符号数的混合乘法器;程序采用算法状态机和数据通路图(ASMD)的设计方法,具有可扩展、可移...
关键词：比特对编码 可编程逻辑门阵列器件 无符号/有符号乘法器 优化算法 
基于NTT的高效多项式乘法器设计及其FPGA实现
《合肥工业大学学报（自然科学版）》2024年第11期1498-1504,共7页刘笑帆 肖昊 赵延睿 胡越 
国家自然科学基金资助项目(61974039)。
基于快速数论变换(number theoretic transform,NTT)的多项式乘法运算是后量子密码(post-quantum cryptography,PQC)的重要组件,提高多项式乘法器的运算速度至关重要。文章基于现场可编程门阵列(field programmable gate array,FPGA)提...
关键词：后量子密码(PQC) 多项式乘法器 快速数论变换(NTT) 模乘 现场可编程门阵列(FPGA) 
基于加法树压缩和乘数编码优化的乘法器设计
《电子技术应用》2024年第9期73-76,共4页王守华 王明旭 孙希延 
国家自然科学基金(62061010,62161007);广西精密导航技术与应用重点实验室基金项目(DH202301);广西科技厅项目(桂科AB21196041);桂林电子科技大学研究生教育创新计划项目(2023YCXS035)。
定点乘法器是现代信号处理常用的运算单元之一,其整体性能直接决定了系统的竞争力。为了乘法器的计算效率,设计了一种新型高能效有符号数乘法器,使用基4-Booth编码,减少了一半的部分积;另外使用直接求相反数的方法代替传统的取反加一求...
关键词：乘法器 基4-Booth编码 3-2压缩器 高能效 
基于电压调控自旋轨道矩器件多数决定逻辑门的存内华莱士树乘法器设计
《电子与信息学报》2024年第6期2673-2680,共8页惠亚娟 李青朕 王雷敏 刘成 
国家自然科学基金(62104217)。
在使用新型非易失性存储阵列进行存内计算的研究中,存内乘法器的延迟往往随着位宽的增加呈指数增长,严重影响计算性能。该文设计一种电压调控自旋轨道矩磁随机存储器(VGSOT-MRAM)单元交叉阵列,并提出一种存内华莱士树乘法器的电路设计...
关键词：存算一体 新型非易失性存储器 自旋轨道矩磁存储器 华莱士树乘法器 
一种高效16位有符号数乘法器设计被引量：1
《集成电路与嵌入式系统》2024年第6期41-45,共5页李娅妮 郎世坤 王雅 师瑞之 
为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 Booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 Booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程...
关键词：乘法器 BOOTH算法 部分积 WALLACE树 压缩器 
一种基于布斯算法的容错乘法器设计
《中国科技纵横》2024年第6期88-90,共3页金雨旻 钱亮宇 吴文龙 朱爱斌 
数字电路算法的容错设计是通过降低电路运算精度达到低功耗、高速率和低延时目的。本文基于布斯乘法器编码算法对乘法器电路进行了容错设计,提出了一种容错的高速低功耗乘法器,并对其容错性能进行了分析;还给出了在45nm特征尺寸、室温...
关键词：布斯算法 数字乘法器 容错设计 低功耗 
基于二值忆阻器的三值逻辑门和乘法器设计被引量：2
《华中科技大学学报（自然科学版）》2024年第3期14-19,27,共7页吴建新 朱逸琨 钟祎 
国家自然科学基金资助项目(62071190);华中科技大学实验技术研究项目(202435).
为了降低逻辑电路的功耗并提高电路的数字逻辑信息密度,根据二值型忆阻器的电学特性,利用LTspice仿真软件,建立Knowm忆阻器的SPICE电路模型,通过LTSpice仿真验证该电路模型的有效性;然后,应用该模型设计三值基本逻辑门并进行仿真验证;最...
关键词：忆阻器 三值逻辑门 乘法器 基本逻辑门 仿真 
基于新型部分积生成器和提前压缩器的乘法器设计被引量：2
《电子与封装》2023年第11期87-92,共6页蔡永祺 李振涛 万江华 
为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资...
关键词：乘法器 BOOTH编码 部分积 压缩器 
一种基于静态分段补偿的近似乘法器设计
《微电子学》2023年第5期814-819,共6页侯博文 彭泽阳 贺雅娟 
国家自然科学基金资助项目(61874023)
提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器...
关键词：近似乘法器 BOOTH编码 静态分段补偿方法 误差补偿 
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