高速乘法器

作品数：20被引量：44H指数：4
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相关领域：自动化与计算机技术电子电信更多>>
相关作者：田金文熊承义何晓雄石碧孙天亮更多>>
相关机构：荣成市鼎通电子信息科技有限公司合肥工业大学浙江大学国防科学技术大学更多>>
相关期刊：《武汉大学学报（理学版）》《微电子学与计算机》《核电子学与探测技术》《集成电路通讯》更多>>
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32位低功耗高速乘法器设计被引量：2
《微处理机》2016年第1期18-21,共4页张明英 
陕西省教育厅课题(2013JK1146)
采用Verilog HDL硬件描述语言,设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计,进一步提高了乘法的运算速度。另外,在设计中加入了操作数隔离、门控时钟等低功耗设计技术...
关键词：低功耗 高速乘法器 基4布斯算法 操作数隔离 门控时钟 CMOS工艺 
通用高速乘法器IP模块设计
《集成电路通讯》2013年第1期28-33,共6页赵忠惠 张磊 王少轩 陈亚宁 王宁 汪健 
随着ASIC电路处理速度和面积的要求越来越高，对其内部调用的乘法器模块的要求也越来越苛刻，传统的乘法器设计已不能满足需求，一种通用的高速16位乘法器IP模块。采用Bootk2编码，4—2压缩器以及超前进位加法器等算法和技术，在减小乘...
关键词：乘法器 Booth2 4—2压缩超前进位 
一种可嵌入MCU的8位高速乘法器的设计被引量：2
《微电子学》2010年第6期832-835,共4页朱建卫 居水荣 
介绍了一种可嵌入微控制器的8位乘法器的设计。采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积。整个设...
关键词：乘法器 改进Booth算法 压缩器 
乘法器与乘法型DAC在核仪器程控增益放大器中的设计被引量：4
《核电子学与探测技术》2010年第6期861-864,共4页曾国强 倪师军 葛良全 
设计了三种适用于数字能谱仪前端电路的程控增益放大器。AD734组成的高速程控增益放大器不仅可实现±60 db增益范围的调节,0.002 db增益步进,还可以消除核脉冲信号的直流漂移。TLC7528级联DAC与AD5453超小体积DAC构成的程控增益放大器...
关键词：程控增益放大器 高速乘法器 乘法型DAC 数字能谱 
基于四叉树的高速乘法器算法研究
《计算机应用研究》2010年第10期3727-3730,共4页刘磊 严晓浪 孟建熠 葛海通 
提出了一种基于四叉树结构的高速乘法器自动综合优化算法以提升乘法器运算速度。首先对延时较大的高位积采用四叉树递归直接构建,取代传统部分积进位链,缩短关键路径时延,进而进行分支折合和合并,相邻乘法结果共享部分四叉树,降低硬件...
关键词：进位链 延迟 四叉树 分支合并 分支折合 遍历 
DSP专用高速乘法器的设计
《微电子学与计算机》2008年第6期57-59,62,共4页李磊 何春 曾波 
介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无...
关键词：乘法器 Booth编码算法 Wallace树形结构 快速超前进位加法器 
一种用于公钥系统中的高速乘法器/乘加器的实现
《武汉大学学报（理学版）》2007年第3期283-286,共4页张家宏 陈建华 张丽娜 
国家高技术研究发展计划资助项目(863)(2001AA141010)
给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果....
关键词：Booth编码器 超前进位加法器 乘法器 18-2压缩单元 
基于RTL级实现的可综合的16×16位带符号/无符号高速乘法器
《电子与封装》2005年第5期30-35,共6页石碧 程伟综 何晓雄 
本文提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器,利用HDL进行RTL级的乘法器的设计,因而可以方便地应用于不同的工艺库。逻辑设计与工艺设计是互不相关的。设计的代码经过仿真和综合后表明,采用TSMC0.18...
关键词：BOOTH编码 Wallace树形结构 先形进位 
定点符号高速乘法器的设计与FPGA实现被引量：3
《微电子学与计算机》2005年第4期119-121,125,共4页李小进 初建朋 赖宗声 徐晨 景为平 
上海市科委PDC项目(027062012);江苏省专用集成电路设计重点实验室(KJS03065)
文章系统地研究了符号定点高速乘法器的实现算法和结构,采用了修正布斯算法,华莱士压缩树,4:2压缩器,伪4:2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器,在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能...
关键词：乘法器 FPGA 修正布斯算法 华莱士树 4:2压缩器 
高速浮点乘法部件的CMOS电路设计
《计算机工程与科学》2005年第1期54-57,共4页郝志刚 曾献君 李国宽 
本文提出了一种有效的高速乘法器结构 ,该结构具有连线简单、速度快的优点 ,阐述了用传输管实现的串行进位加法器、存储进位加法器 (CSA)
关键词：点乘 连线 串行 浮点 高速乘法器 部件 存储 CMOS电路设计 传输 优点 
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