国防科技重点实验室基金(51433020105DZ6801)

作品数：11被引量：42H指数：4
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相关机构：江南大学中国电子科技集团第五十八研究所更多>>
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一种32位高速浮点乘法器设计被引量：4
《电子与封装》2008年第9期35-38,共4页周德金 孙锋 于宗光 
国防科技重点实验室基金赞助项目(51433020105DZ6801)
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述...
关键词：浮点乘法器 BOOTH编码 4-2压缩器 进位选择加法器 
一种新颖的UART自适应波特率发生器的设计被引量：12
《半导体技术》2007年第12期1052-1055,共4页周建华 万书芹 薛忠杰 
国防科技重点实验室基金支持项目(51433020105DZ6801)
实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综...
关键词：通用异步接收发送器 波特率发生器 异步通信 不归零码 
一种基于DDS的改进信号合成电路设计被引量：3
《半导体技术》2007年第1期52-54,共3页李琨 张汉富 张树丹 于宗光 
国防科技重点实验室基金赞助项目(51433020105DZ6801)
传统的信号合成电路利用DDS产生载波信号,再将原信号利用乘法器和加法器来进行合成。基于ROM查找表法和CORDIC算法,本设计提出了一种改进结构。仿真与分析结果表明,与原有电路结构相比,改进后的数字信号合成电路精度高、硬件开销小。
关键词：直接数字合成 坐标旋转数字计算 信号合成 
一种使用浮动电源线嵌入式超低功耗SRAM的设计
《江南大学学报（自然科学版）》2006年第6期688-692,共5页李天阳 石乔林 田海燕 薛忠杰 
国防科技重点实验室基金项目(51433020105DZ6801)
为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM...
关键词：6-T单元 亚阈值电流 静态随机存储器 静态功耗 浮动电源线 
定点DSP芯片的一种BIST结构设计与实现
《江南大学学报（自然科学版）》2006年第5期505-508,共4页张松 魏敬和 董玲 于宗光 须文波 薛忠杰 
国防科技重点实验室项目(51433020105DZ6801)
在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖...
关键词：数字信号处理芯片 内建自测试 可测性设计 故障覆盖 
高速实时控制SoC的设计与研究被引量：5
《微计算机信息》2006年第04Z期73-74,199,共3页陶伟 黄越 唐玉兰 于宗光 
本文获电子元器件可靠性物理及其应用技术国防科技重点实验室基金资助资助号:51433020105DZ6801
文章阐述了高级的实时处理器结构,并且讨论了嵌入式实时控制SoC的设计方法,该设计方法支持高速实时控制,在单芯片上集成了全部的数字器件,将外围逻辑减少到最低限度。模拟控制系统的软件库能自动进行系统设计,将控制命令转换成处理器能...
关键词：SOC 实时控制 结构 嵌入式 软硬件协同设计 
基于Windows CE的嵌入式电子邮件系统设计与实现被引量：5
《微计算机信息》2006年第02Z期89-91,269,共4页臧佳锋 戴月明 
电子元器件可靠性物理及其应用技术国防科技重点实验室基金资助资助基金号:51433020105DZ6801
本文分析了SMTP(ESMTP)/POP3协议,MIME和RFC822的邮件格式和实现机理,以WindowsCE为开发平台,采用eMbeddedVisualTools开发工具设计实现了适于嵌入式移动设备所使用的电子邮件系统,并通过了不同环境下的运行效果测试。
关键词：WINDOWSCE SMTP协议 POP3协议 MIME邮件格式 
16位高速DSP增强型同步串行口的设计被引量：1
《微电子学》2006年第1期94-96,100,共4页陶伟 唐玉兰 于宗光 
电子元器件可靠性物理及其应用技术国防科技重点实验室基金资助项目(51433020105DZ6801)
分析了一种16位高速DSP中增强型同步串口的帧格式及其接口和功能;详细讨论了同步串口的系统级和行为级的设计过程。利用Verilog,设计出同步串口的电路;并通过计算机仿真和实验,证明了设计的正确性。
关键词：数字信号处理器 同步串口 帧同步 VERILOG 行为级 
一种实现数模混合电路中的DAC测试的BIST结构被引量：4
《电子器件》2006年第1期231-234,共4页唐玉兰 陶伟 于宗光 
电子元器件可靠性物理及其应用技术国防科技重点实验室基金资助(51433020105DZ6801)
由于超大规模集成电路技术的快速进步,测试数模混合电路变得越来越困难。针对DAC的测试问题,采用了一种内建自测试(BIST)的测试结构,用模拟加法器把电压测量转换成时间测量的方法,分析并给出了如何利用该结构计算DAC的静态参数。利用该...
关键词：模/数转换器 内建自测试 数模混合电路 
基于VERILOG的一种高效验证平台的研究及应用被引量：2
《微电子学与计算机》2006年第1期55-58,63,共5页董玲 张松 于宗光 陶建中 
国防科技重点实验室基金资助项目(51433020105DZ6801)
文章讨论了基于VERILOG验证平台的功能、组成、关键设计技术及优化几个方面的问题,并在此基础上用VERILOGHDL建立了高效的自检查验证平台,实现了被测模型的输出与期望输出的自动比较。
关键词：验证平台 白检查 VERILOG HDL 结构优化 
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